搜索资源列表
数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, i
dvbmpeg2analyser
- 这是本人参与实验室项目编写的实现dvb-mpeg2码流解复用中和码流相关的源代码，用c实现，dsp是ti的5416，中间用到了，计时、中断、时钟锁存寄存器设置，对于学习dsp编程很有帮助-This is my participation in the project prepared by the laboratory to achieve DVB-mpeg2 stream demultiplexing and in bitstream
时钟小程序 v 1.0
- 时钟小程序 v 1.0功能： 显示当前时间 界面有半透明效果 能锁定到桌面，使之不能移动 当然也能解锁，使之能够移动到你想要的地方 结束程序，退出 -clock small programs v 1.0 features : they show the current time interface with translucent effects can be locked to a desktop,
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) i
数字锁相环
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input frequency (receive data), Fo (Q5) i
数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, i
dvbmpeg2analyser
- 这是本人参与实验室项目编写的实现dvb-mpeg2码流解复用中和码流相关的源代码，用c实现，dsp是ti的5416，中间用到了，计时、中断、时钟锁存寄存器设置，对于学习dsp编程很有帮助-This is my participation in the project prepared by the laboratory to achieve DVB-mpeg2 stream demultiplexing and in bitstream
时钟小程序 v 1.0
- 时钟小程序 v 1.0功能： 显示当前时间 界面有半透明效果 能锁定到桌面，使之不能移动 当然也能解锁，使之能够移动到你想要的地方 结束程序，退出 -clock small programs v 1.0 features : they show the current time interface with translucent effects can be locked to a desktop,
UYYTY
- 一种关于高速时钟提取的文章，讲述了锁相环提取时钟的优缺点。-A high-speed clock extraction on the article, described the advantages and disadvantages of phase-locked loop clock extraction.
clkrecoveryDPLL
- 用于时钟恢复的全数字锁相环设计，可以去掉时钟的抖动。-Clock recovery for all-digital phase-locked loop design, the clock jitter can be removed.
testctl
- 本程序实现了一个数字频率计。它由一个测频控制信号发生器TESTCTL，8个有时钟的十进制计数器CNT10，一个32位锁存器REG32B组成。-This procedure implements a digital frequency meter. It consists of a frequency control signal generator TESTCTL, 8 which have the metric system cloc
div
- 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。 偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实
DEMO1_KEY_LED
- KX_DVP3F型FPGA应用板/开发板（全套）包括： CycloneII系列FPGA EP2C8Q208C8 40万们，含20M-270MHz锁相环2个。 RS232串行接口；VGA视频口 高速SRAM 512KB。可用于语音处理，NiosII运行等。 配置Flash EPCS2， 10万次烧写周期 。 ᠏
dig_pll
- 一个简易的数字锁相环，可以产生一个与输入同频同相的输出时钟-A simple digital PLL can generate an input in phase with the same frequency output clock
mydesign_DPLL
- 实现了数字锁相环设计，可以用于信号的时钟提取供本地时钟使用-the design introduced a method to use DPLL,we can get the local clock from the signal
PLL
- 在FPGA里加入时钟锁相环，输出多种时钟，最后用modelsim对源代码进行了仿真处理；-Join clock PLL simulation
lock
- 易语言时钟锁屏源码例程程序结合易语言应用接口支持库和易语言模块锁屏模块.ec，调用API函数实现自定义时间锁屏功能。 -Easy language clock lock screen source routine procedures combined with easy language application interface support library and easy language module lock scre
时钟
- 描述： 8位共阴数码管时钟，显示88-88-88样式，正常走时的时候，两个“-”0.5秒闪烁一次； 调时：按KEY1按键第1次分钟位闪烁，再按KEY2一次分钟加1，按KEY3一次分钟减1，长按连加连减； 按KEY1按键第2次小时位闪烁，再按KEY2一次小时加1，按KEY3一次小时减1，长按连加连减； 按KEY1按键第3次，秒
VB6
- VB实现NOX时钟锁的功能，为自己的软件提供加密和版权保护。(VB implements the function of NOX clock lock, providing encryption and copyright protection for its own software.)
PLL
- 通过对输入时钟进行锁相环IP核配置，产生所需的时钟信号(By configuring the input clock PLL, the IP core generates the desired clock signal)