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vhdl
- 基于MAXPLUS II 的软件设计，这里面有几个小程序，用于VHDL的GDF设计，含有LED数码管的显示驱动程序，还有3选一，十选一程序。-II FPGA-based design software, there are several small procedures, GDF for VHDL design with a digital LED display driver of the procedures, there is
judgedisplay
- FPGA驱动数码管，本人编写的vhdl源程序，QUARTUS II调试成功
clock
- 这是一个实现时分秒的时钟功能的源码，采用vhdl语言编写，已写好led驱动，可直接在数码管上显示
vhdl
- 基于MAXPLUS II 的软件设计，这里面有几个小程序，用于VHDL的GDF设计，含有LED数码管的显示驱动程序，还有3选一，十选一程序。-II FPGA-based design software, there are several small procedures, GDF for VHDL design with a digital LED display driver of the procedures, there is
judgedisplay
- FPGA驱动数码管，本人编写的vhdl源程序，QUARTUS II调试成功-FPGA-driven digital tube, I prepared VHDL source code, QUARTUS II debugging success
clock
- 这是一个实现时分秒的时钟功能的源码，采用vhdl语言编写，已写好led驱动，可直接在数码管上显示-Realize this is an accurate clock function when the source code, the use of VHDL language has been written led drive directly in the digital tube display
alarm
- 1．6个数码管动态扫描显示驱动 2．按键模式选择(时\分\秒)与调整控制 3．用硬件描述语言(或混合原理图)设计时、分、秒计数器模块、按键控制状态机模块、动态扫描显示驱动模块、顶层模块。要求有闹钟定闹功能，时、分定闹即可，无需时、分、秒定闹。要求使用实验箱左下角的6个动态数码管(DS6 A~DS1A)显示时、分、秒；要求模式按键和调整按键信号都取自经过防抖处理后的按键跳线插孔。-1.6 Digital control of dy
SimpleBehavioralSRAMModel
- HC164用来驱动数码管以及LED指示灯，动态扫描数码管的是利用视觉暂留的特性进行显 示景物引起人的视觉印象，在景物消失后还能在视网膜上保持0。1秒的时间叫做视觉暂 留。可以将数据刷新速率可以为10Hz(0.1s)，同时我们需要对四位数据进行扫描，因此 数据刷新速率最低应该为10Hz×4。最高可以为50MHz(HC164可以工作在50－175MHz)。 根据实际情况我们可以定为 762.939453125 = 50MHz
clock
- 电子闹钟 clk： 标准时钟信号，本例中，其频率为4Hz； clk_1k： 产生闹铃音、报时音的时钟信号，本例中其频率为1024Hz； mode： 功能控制信号； 为0：计时功能； 为1：闹钟功能； 为2：手动校时功能； turn： 接按键，在手动校时功能时，选择是调整小时，还是分钟； 若长时间按住该键，还可使秒信号清零，用于精确调时； change： 接按键，手动调整时，每按一次，计数器加1； 如
FPGA-drivenLEDdisplay
- FPGA驱动LED显示:运用硬件描述语言（如VHDL）设计一个显示译码驱动器，即将要显示的字符译成8段码。由于FPGA有相当多的引脚端资源，如果显示的位数N较少，可以直接使用静态显示方式，即将每一个数码管都分别连接到不同的8个引脚线上，共需要8×N条引脚线控制.-FPGA-driven LED display: the use of hardware descr iption languages (such as VHDL) desig
display
- vhdl,七段数码管驱动程序，完成数字显示功能-vhdl, seven-segment digital tube driver, complete the digital display
matriled
- led显示器应用相当广泛，数码管的应用也很广泛，本设计就led驱动，数码管驱动进行了设计，设计中采用VHDL语言，在FPGA上实现了功能方真，在开发板上实现功能。-led driver， led scan
digital_clock
- 用于FPGA可编程逻辑器件的VHDL语言编写的6显示数字钟程序。51单片机驱动6个LED数码管。-Digital clock (VHDL language) for FPGA Development
10512210247008
- 该数字式相位测量仪以单片机 (89c52) 为核心 , 通过高速计数器 CD4040 为计数器计算脉冲个数从 , 而达到计算相位的要求 , 通过 8279 驱动数码管显示正弦波的频率，不采用一般的模拟的振动器产生 , 而是采用单片机产生 , 从而实现了产生到显示的数字化 . 具有产生的频率精确 , 稳定的特点 . 相移部分采用一般的 RC 移相电路 , 节省了成本。-The digital phase-measuring instrum
DigitalClock
- 基于FPGA的数字电子钟设计，系统总程序由分频模块、“时分秒”计数器模块、数据选择模块、报时模块、动态扫描显示和译码模块组成。得到一个将“时”、“分”、“秒”显示于人的视觉器官的计时装置。它的计时周期为24小时，显示满刻度为23时59分59秒，另外有校时、校分和整点报时功能，并通过数码管驱动电路显示计时结果。-FPGA-based design of digital electronic clock, the system progra
PS2
- 用vhdl语言编写的ps2接口驱动程序，可扫描键盘键入的数据并显示在数码管上。-ps2
shumaguanxianshi
- 数码管显示的实验，让读者了解数码管的原理，用vhdl驱动它的方法，并学习vhdl的使用技巧-Digital display of the experiment, so that readers understand the principles of digital control, using the method vhdl drive it and learn to use techniques vhdl
VHDLxianshichengxu
- 调试好的VHDL驱动数码管及LCD和3人表决器的程序，开发环境quartus-Debugged and VHDL-driven digital LCD and voting procedures 3
ISE_lab5
- 使用VHDL 语言编写7 段数码管显示程序， 掌握数码管的驱动方法。使用USB 电缆或并口下载线下载逻辑电路到FPGA，并 调试电路使其正常工作。-Using the VHDL language 7-segment display program, for digital control of the driving method. Using the USB cable or parallel port download ca
baduanshumaguan
- 用VHDL语言设计并实现一电路，其功能是8个数码管分别显示数字0－7。首先是数码管0显示0，其他数码管不显示；然后是数码管1显示1，其他数码管不显示；依此类推，数码管7显示完后再显示数码管0，这样循环下去。（提示：数字0－7的循环可以使用8进制计数器对1Hz的时钟信号进行计数得到，计数器的输出送到BCD到七段数码管的译码器，由其驱动数码管显示相应的数字。）(Using VHDL language to design and implem