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  1. 28-0TLC549

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  2. TLC549是一种采用8位逐次逼近式工作的A/D转换器。内部包含系统时钟、采样和保持、8位A/D转换器、数据寄存器以及控制逻辑电路。TLC549每25uS重复一次“输入—转换—输出”。器件有两个控制输入:I/O CLOCK和片选(CS)。 内部系统时钟和I/O CLOCK可独立使用。应用电路的设计只需利用I/O时钟启动转换或读出转换结果。当CS为高电平时,DATA OUT处于高阻态且I/O时钟被禁止。
  3. 所属分类:其它资源

    • 发布日期:2008-10-13
    • 文件大小:1.88kb
    • 提供者:owen
  1. LTC1446_Square

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  2. LTC1446是一种采用12位逐次逼近式工作的A/D转换器。内部包含系统时钟、采样和保持、12位A/D转换器、数据寄存器以及控制逻辑电路。LTC1446每25uS重复一次“输入——转换——输出”。器件有两个控制输入:DIN CLK和片选(CS)。 内部系统时钟和DIN CLK可独立使用。应用电路的设计只需利用时钟启动转换或读出转换结果。当CS为高电平时, Dout处于高阻态且DIN时钟被禁止。
  3. 所属分类:其它资源

    • 发布日期:2008-10-13
    • 文件大小:846byte
    • 提供者:owen
  1. shiyanyi

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  2. 算术逻辑运算器单元ALU(74LS181)的工作原理。简单运算器的的数据传送通道。验算由74LS181等组合逻辑电路组成的运算功能发生器运算功能。
  3. 所属分类:软件工程

    • 发布日期:2008-10-13
    • 文件大小:27.2kb
    • 提供者:朱旭浩
  1. the_async_signal_in_sync_desins

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  2. 只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战,即跨越多个时钟域的数据移动,本文将介绍怎样在同步设计中处理异步信号
  3. 所属分类:其它

    • 发布日期:2008-10-13
    • 文件大小:145.26kb
    • 提供者:joe
  1. urisc

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  2. URISC 处理器由数据单元和控制单元组成。数据单元中包含保存运算数据和运算结果的数据寄存器,也包括用来完成数据运算的组合逻辑电路单元。控制单元用来产生控制信号序列,以决定何时进行何种数据运算。控制单元要从数据单元得到条件信号,以决定继续进行那些数据运算,数据单元要产生输出信号,数据运算状态等有用信息。
  3. 所属分类:其它资源

    • 发布日期:2008-10-13
    • 文件大小:1.99kb
    • 提供者:良芯
  1. 28-0TLC549

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  2. TLC549是一种采用8位逐次逼近式工作的A/D转换器。内部包含系统时钟、采样和保持、8位A/D转换器、数据寄存器以及控制逻辑电路。TLC549每25uS重复一次“输入—转换—输出”。器件有两个控制输入:I/O CLOCK和片选(CS)。 内部系统时钟和I/O CLOCK可独立使用。应用电路的设计只需利用I/O时钟启动转换或读出转换结果。当CS为高电平时,DATA OUT处于高阻态且I/O时钟被禁止。 -TLC549 is
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2024-11-20
    • 文件大小:2kb
    • 提供者:owen
  1. LTC1446_Square

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  2. LTC1446是一种采用12位逐次逼近式工作的A/D转换器。内部包含系统时钟、采样和保持、12位A/D转换器、数据寄存器以及控制逻辑电路。LTC1446每25uS重复一次“输入——转换——输出”。器件有两个控制输入:DIN CLK和片选(CS)。 内部系统时钟和DIN CLK可独立使用。应用电路的设计只需利用时钟启动转换或读出转换结果。当CS为高电平时, Dout处于高阻态且DIN时钟被禁止。
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2024-11-20
    • 文件大小:1kb
    • 提供者:owen
  1. shiyanyi

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  2. 算术逻辑运算器单元ALU(74LS181)的工作原理。简单运算器的的数据传送通道。验算由74LS181等组合逻辑电路组成的运算功能发生器运算功能。 -Arithmetic logic operation unit ALU (74LS181) works. Simple arithmetic logic unit of the data transmission channel. 74LS181 checked by the comb
  3. 所属分类:软件工程

    • 发布日期:2024-11-20
    • 文件大小:27kb
    • 提供者:朱旭浩
  1. the_async_signal_in_sync_desins

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  2. 只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战,即跨越多个时钟域的数据移动,本文将介绍怎样在同步设计中处理异步信号-Only the most elementary logic circuits use a single clock. Most of data transmission and related applications have inherent challenges, that is
  3. 所属分类:其他小程序

    • 发布日期:2024-11-20
    • 文件大小:145kb
    • 提供者:joe
  1. urisc

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  2. URISC 处理器由数据单元和控制单元组成。数据单元中包含保存运算数据和运算结果的数据寄存器,也包括用来完成数据运算的组合逻辑电路单元。控制单元用来产生控制信号序列,以决定何时进行何种数据运算。控制单元要从数据单元得到条件信号,以决定继续进行那些数据运算,数据单元要产生输出信号,数据运算状态等有用信息。-URISC processor by the data unit and control unit. Data unit includ
  3. 所属分类:VHDL编程

    • 发布日期:2024-11-20
    • 文件大小:2kb
    • 提供者:良芯
  1. USANIGRIASTO97968785F16plane

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  2. 设计了一种可工作于井下高温环境 , 用于阵列声波测井的高速高精度多通道同步数据采集系统 , 提出了声波测井对交叉偶极模拟信号的处理要求以及采集电路的构成和采集数据处理的方法。分析计算 了采集系统的信噪比 S N R 。由数字信号处理器和复杂可编程逻辑器件组成采集控制处理器 , 采集参数和 命令由数字信号处理器通过串行命令总线发送 , 可程控 , 具有较好的通用性。分析测试表明 , 各采集通 道具有很好的一致性 , 动态范
  3. 所属分类:系统编程

    • 发布日期:2024-11-20
    • 文件大小:326kb
    • 提供者:stoeky
  1. mux

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  2. 多路选择器是一个多输入,单输出的组合逻辑电路,在算法电路的实现中常用来根据地址码来调度数据。-MUX is a multi-input, single-output combinational logic circuit, in the algorithm used in the realization of circuits to address code in accordance with scheduling data.
  3. 所属分类:VHDL编程

    • 发布日期:2024-11-20
    • 文件大小:117kb
    • 提供者:张应辉
  1. vhdl-TAXI

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  2. 随着EDA技术的发展及大规模可编程逻辑器件CPLD/FPGA的出现,电子系统的设计技术和工具发生了巨大的变化,通过EDA技术对CPLD/FPGA编程开发产品,不仅成本低、周期短、可靠性高,而且可随时在系统中修改其逻辑功能。本文利用VHDL语言设计出租车计费系统,使其实现汽车启动、停止、暂停时计费以及预置等功能,通过设置计数电路进行路费及路程的计数,通过设计数据转换电路将路费及路程的十进制数分离成四位十进制数表示,通过设计快速扫描电路显示
  3. 所属分类:软件工程

    • 发布日期:2024-11-20
    • 文件大小:263kb
    • 提供者:stella
  1. pwm

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  2. 整个系统以CPLD为核心逻辑控制器件,配以外围测试及试验电路:显示、时钟信号产生电路、蜂鸣器电路和ByteBlaster的数据变换电路,构成正负脉宽数控调制信号发生器。基于CPLD逻辑控制器件构成的正负脉宽数控调制信号发生器是一个单片系统,整个PWM信号控制所需的各种功能都可由CPLD来实现。-The entire system to the core logic control CPLD devices, together with
  3. 所属分类:软件工程

    • 发布日期:2024-11-20
    • 文件大小:245kb
    • 提供者:唐慧
  1. FPGA

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  2. FPGA应用开发入门与典型实例 代码 FPGA(现场可编程逻辑器件)以其体积小、功耗低、稳定性高等优点被广泛应用于各类电子产品的设计中。本书全面讲解了FPGA系统设计的背景知识、硬件电路设计,硬件描述语言Verilog HDL的基本语法和常用语句,FPGA的开发工具软件的使用,基于FPGA的软核嵌入式系统,FPGA设计的基本原则、技巧、IP核, FPGA在接口设计领域的典型应用,FPGA+DSP的系统设计与调试,以及数字变焦系统和P
  3. 所属分类:VHDL编程

    • 发布日期:2024-11-20
    • 文件大小:10.47mb
    • 提供者:海到无涯
  1. paper_FPGA

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  2. 基于FPGA控制的高速固态存储器设计,对固态存储器进行了需求分析, 根据航天工程对高速固态存储器的需求, 确定了设计方案。 针对航天工程对高速固态存储器速率要求较高的特点, 在逻辑设计方面采用流水线技术、并行总线技术。在器件选择方面, 采用LVDS构成接口电路, FPGA构成控制逻辑电路电路, SDRAM芯片阵列构成存储电路。设计了高速固态存储器。该设计简化了硬件电路, 大大提高了存储数据的速率。-FPGA-based contro
  3. 所属分类:VHDL编程

    • 发布日期:2024-11-20
    • 文件大小:256kb
    • 提供者:lyh
  1. allot

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  2. 基于verilog的数据分配器的设计-数据分配是将公共数据线上的数据根据需要送到不同的通道上区,实现数据分配功能的逻辑电路称为数据分配器。-Verilog-based distributor of design data- the data is public data online distribution of the data sent to different channels as needed on areas of dat
  3. 所属分类:VHDL编程

    • 发布日期:2024-11-20
    • 文件大小:126kb
    • 提供者:李保亮
  1. 64-Calculator

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  2. 算器一般由运算器、控制器、存储器、键盘、显示器、电源和一些可选外围设备组成。低档计算器的运算器、控制器由数字逻辑电路实现简单的串行运算,其随机存储器只有一、二个单元,供累加存储用。高档计算器由微处理器和只读存储器实现各种复杂的运算程序,有较多的随机存储单元以存放输入程序和数据。 -Solvers generally computing, controller, memory, keyboard, monitor, power, an
  3. 所属分类:单片机(51,AVR,MSP430等)

    • 发布日期:2024-11-20
    • 文件大小:39kb
    • 提供者:wang junliang
  1. 软件工程 copy

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  2. 熟悉编码、译码器、数据选择器等组合逻辑功能模块的功能与使用方法 掌握用MSI设计的祝贺逻辑电路的方法(Familiar with the functions and application methods of combinational logic function modules, such as code, decoder, data selector, etc. Mastering the logic circuit of
  3. 所属分类:VHDL编程

    • 发布日期:2024-11-20
    • 文件大小:1.02mb
    • 提供者:benjamina
  1. 212

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  2. 数据逻辑电路的链接的各种情况,以及一部分简单练习(Various situations of data logic circuit links, and some simple exercises)
  3. 所属分类:其他小程序

    • 发布日期:2024-11-20
    • 文件大小:148kb
    • 提供者:Macro欧
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