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xljcq
- 用vhdl语言实现序列检测器的设计 这是学习VHDL语言的经典例子
XLJC
- 用状态机实现串行序列检测器的设计 若检测到串行序列11010则输出为1 否则输出为0 并对其进行仿真和硬件测试
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC08
序列检测器
- 不仅有源码，还有仿真波形图，看看会有帮助的
lxh_xulijianceqi
- 这是1个序列检测器,可以重复检测序列,在通信方面用的较多-This is a sequence detector, can detect repeat sequence, in communications with the more
xuliejiance
- 《序列检测器》绝对好用的EDA实验程序,已经通过测试！VHDL语言编写-"Sequence Detector" absolutely good for EDA experimental procedure, he has passed the test! VHDL language
expt81_schk
- 基于fpga和sopc的用VHDL语言编写的EDA序列检测器-FPGA and SOPC based on the use of VHDL language EDA sequence detector
xljcq
- 用vhdl语言实现序列检测器的设计 这是学习VHDL语言的经典例子-Using VHDL language sequence detector design VHDL language learning this is a classic example of
XLJC
- 用状态机实现串行序列检测器的设计 若检测到串行序列11010则输出为1 否则输出为0 并对其进行仿真和硬件测试-State machine used to achieve serial sequence detector designed to detect if the serial sequence 11010 output to 1 otherwise the output is 0 and its simulation and
Sequencedetector
- 用VHDL语言实现的序列检测器 （以1010111为例）-Sequence detector (for example 1010111)
Sequence-detector-design
- 序列检测器设计的思路大多都是用FSM来实现的,此思路是通过移位寄存器来实现序列检测-Sequence detector design ideas are often used to achieve the FSM, the idea is to achieve through the shift register sequence detection
Sequencedetector
- 序列检测器可用来检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。当检测器连续收到一组串行二进制码后，若这组码与检测器中预制的码相同，输出为A，否则输出为B。序列检测I/O口的设计如下：设Din是串行数据输入端，clk是工作时钟，clr是复位信号，D是8位待检测预置数，QQ是检测结果输出端。-Sequence detector can be used to detect one or more sets cons
EDA3add
- 序列信号发生器与检测器设计：用状态机设计实现串行序列检测器的设计，先设计（可用原理图输入法）序列信号发生器产生序列：0111010011011010；再设计检测器，若检测到串行序列11010则输出为“1”，否则输出为“0”，并对其进行仿真和硬件测试。-Sequence signal generator and detector design: The Design and Implementation of a serial seque
8_1
- 一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为：异步清零输入端口rst，输入时钟clk，置数判断输入端口load，移位类型判断输入端口m，数据输入端口data[7:0]，输出端口q[7:0]。序列检测器电路端口为：异步清零输入端口rst，输入时钟clk，串行数据输入端口d，输出标志端口s。(A eight bit shift register / 01011010 sequenc
序列检测器
- 本例子为一个序列检测器的程序，序列为：110010010000100101００，检测的序列为10010(This example is a sequence detector procedure, the sequence is: 11001001000010010100, the detection sequence is 10010)
序列检测器设计
- 序列检测程序，检测数列中的程序。希望对大家有帮助，版权所有，只可以作为参考(i do not speak english this is a number process .sjkjskjd znbjsahh isa siu oa u uasidui yauyd adyius i sauyi i aidus)
kebenchengxu
- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，同步计数器，序列检测器的设计，序列信号发生器，一般状态机等等。(The small program of some textbooks. Includes 3 -8 decoder, 4 1 selector, 6 elevator, lin
110序列检测器
- 110的序列检测器，添加了使能端检查其正确性(The sequence detector of 110 adds the enable end to check its correctness.)
6bit序列检测器
- 1、用数码管显示被检测的连续数字序列，MSB在前； 2、当输入的数字序列连续六个值等于一组串行码（如00011101）时输出高电平并报警显示，同时用两位数码管显示出现的次数。 3、串行码的值可设定(6bit sequence detector)
并网逆变器中全软件锁相环的设计与实现
- 讲述并网逆变器中全软件锁相环的设计与实现，，即检测基波正序分量的电网电压不平衡和扭曲的条件下。明确地,提出了一种积极的基于一种新的序列检测器双同步坐标系的解耦锁相环（双dq–PLL），完全消除了检测误差传统的同步参考框架（SRF–锁相环PLL）(and implementation of all software phase-locked loop in grid connected inverter is described, tha