目 录 译者序 前言 第1章 简介 1 1.1 什么是Verilog HDL？ 1 1.2 历史 1 1.3 主要能力 1 第2章 HDL指南 4 2.1 模块 4 2.2 时延 5 2.3 数据流描述方式 5 2.4 行为描述方式 6 2.5 结构化描述形式 8 2.6 混合设计描述方式 9 2.7 设计模拟 10 第3章 Verilog语言要

用于检查数据的正确性。具体而言，在发送端，通过增加校验位，使有效数据位和校验位组成数据校验码；在接收端，根据接收的数据校验码判断数据的正确性。(For correcting the correctness of the data. Specifically, at the transmitting end, the valid data bits and the parity bits are added to the data che