搜索资源列表
用一位全加器组成四位全加器
- 用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
adder4_1
- 这是用vhdl编写的四位加法器，请多指教-this is the preparation of the four VHDL Adder, please enlighten
jiafaqi
- 实现四位加法器的VHDL代码，里面含有全加器的代码-achieve four Adder VHDL code, which contains the full adder code
adder_4bit
- 四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的设计原型-four adder with OrCAD completed, can be used for eight or even 16 Adder design prototype
VHDL_add_4
- 本程序完成带进位输入输出的四位二进制加法运算，编程思想采用真值表转换成布尔方程式，利用循环语句将一位全加器编为四位加法器。
eecadd_8
- 此程序用VHDL语言编写，在四位加法器基础上完成8位二进制加法，输出是BCD码
eda四位加法器
- eda四位加法器
用一位全加器组成四位全加器
- 用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
adder4_1
- 这是用vhdl编写的四位加法器，请多指教-this is the preparation of the four VHDL Adder, please enlighten
jiafaqi
- 实现四位加法器的VHDL代码，里面含有全加器的代码-achieve four Adder VHDL code, which contains the full adder code
adder_4bit
- 四位加法器，用OrCAD完成，可用于八位乃至十六位加法器的设计原型-four adder with OrCAD completed, can be used for eight or even 16 Adder design prototype
sdgshjd
- 数字系统设计这是有关的相关源代码，有简易CPU 除法器、计数器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高优先级编码器8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使 BR> ... -Digital System Design This is the unde
VHDL_add_4
- 本程序完成带进位输入输出的四位二进制加法运算，编程思想采用真值表转换成布尔方程式，利用循环语句将一位全加器编为四位加法器。-This procedure is completed into the four-bit input and output binary adder computing, programming thinking of using truth table into a Boolean equation using
eecadd_8
- 此程序用VHDL语言编写，在四位加法器基础上完成8位二进制加法，输出是BCD码-This procedure using VHDL language, in the four adder based on the completion of eight binary adder, the output is BCD code
4bit_buma_adder
- Verilog作业 ：自己写的源码输入，补码输出的，由状态机控制的四位加法器，为保证时序，加法器模块为超前近位加法器，包含测试台，通过 Modelsim 、Synplify仿真。-Verilog operation: the source code to write their own input, complementary code output by the state machine to control the four ad
adder17
- 实现17位加法，利用一个16位超前进位加法器和一个一位全加器构成的一个有进位输入和进位输出的17加法器，并且16位加法器利用的使四位超前进位加法器构成。它在booth乘法器设计中经常用到。可以使初学者对模块的调用了解更加透彻。-Adder 17 to achieve the use of a 16-bit CLA, and a one-bit full adder composed of a binary input and binar
adder4
- 四位加法器，适合初学者学习使用，包括实验要求，四位加法器程序代码，QuartusII功能仿真后的波形图。-Four adder, suitable for beginners learning to use, including the experimental requirements, the four code adder, QuartusII functional simulation of the wave after.
adder
- 实现四位加法器，适合初学者学习VHDL语言(it's an addler of four bits which is designed for the new designer of VHDL)
基于FPGA的四位加法器
- 基于FPGA的四位加法器verilog语言代码(be basaed upon FPGA adder4)
si四位加法器
- 内含三个普通的四位加法器，adder，adder4-2，adder4-3(library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity full_adder is port( a,b,ci :in std_logic; s,co :out std_logic); end entity; architecture rtl