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VHDL语言实现3—8译码器
- 应用VHDL语言编写的3—8译码器，简单易懂
分频器VHDL语言讲解.doc
- 分频器VHDL语言讲解
基于半加器的全加器描述及仿真
- vhdl基于半加器的全加器描述及仿真-VHDL-based increases for the entire increase Descr iption and Simulation
VHDL作业－张晓峰036099149
- VHDL的四选一选择器-VHDL four elected a selector
VHDL大作业－虞益挺036100486
- 全加器的VHDL程序实现及仿真-full adder VHDL simulation program and
移位寄存器
- 移位寄存器，VHDL编写，具有很高的参考价值~-a shift register written in VHDL, which has very high reference value.
VHDL范例
- 最高优先级编码器 8位相等比较器 三人表决器（三种不同的描述方式） 加法器描述 8位总线收发器：74245 （注2） 地址译码（for m68008） 多路选择器（使用select语句） LED七段译码 多路选择器（使用if－else语句） 双2－4译码器：74139 多路选择器（使用when－else语句） 二进制到BCD码转换 多路选择器 （使用case语句） 二进制到格雷码转换 双向总线（
8位大小比较器
- 8位大小比较器的VHDL源代码，Magnitude Comparator VHDL descr iption of a 4-bit magnitude comparator with expansion inputs-eight compared with the size of the VHDL source code, Magnitude Comparator VHDL descr iption of a 4-bit magn
一些译码器源代码
- 内有LED译码器，汉明纠错译码器，地址译码器，最高优先译码器，双2－4译码器等VHDL的源代码-decoder, Hamming error correction decoder, address decoder, the highest priority decoder, dual 2-4 decoder such as VHDL source code
用一位全加器组成四位全加器
- 用一位全加器组成四位全加器. 所用语言是Verilog HDL. 主要用在加法器的设计中。-All-Canadian with a composed four-adder. The language used is the Verilog HDL. In addition main The design.
时序逻辑：VHDL实例---移位寄存器
- 时序逻辑种类：VHDL实例---移位寄存器-sequential logic types : VHDL examples--- Shift Register
基本语法：VHDL实例---条件赋值：使用多路选择器
- 基本语法：VHDL实例---条件赋值：使用多路选择器.rar-basic syntax : VHDL examples--- conditions assignment : use of multi-channel selector. Rar
shift8
- 8 位移位寄存器 VHDL程序 VHDL程序 VHDL程序-8-bit shift register VHDL procedures VHDL procedures VHDL procedures
VHDL
- 自编自写的ＶＨＤＬ代码，用于实现全加器功能，可能有误-, Directed and written in VHDL code, for the realization of full-adder function, may have mistaken
vhdl-sirenqiangdaqi
- VHDL的四人抢答器，希望对大家有所帮助啊，-Answer four VHDL, and want to help everybody ah,
52_divider
- 一个可实现多倍（次）分频器VHDL源代码设计-Times to achieve a (sub) prescaler VHDL design source code
VHDL
- 本文使用实例描述了在 FPGA/CPLD 上使用 VHDL 进行分频器设 计，包括偶数分频、非 50％占空比和 50％占空比的奇数分频、半整数 （N+0.5）分频、小数分频、分数分频以及积分分频。所有实现均可 通过 Synplify Pro 或 FPGA 生产厂商的综合器进行综合，形成可使 用的电路，并在 ModelSim 上进行验证。 -This article describes the use of example
vhdl-devider
- 基于vhdl的分频器设计，分频器在数字系统设计中应用频繁-VHDL-based design of the divider, divider in the digital system design applications frequently
interleaver-vhdl
- VHDL编写的基于FPGA的4-8交织器代码，有需要的下来-4-8 prepared VHDL code interleaver
3-8译码器VHDL描述
- 在开发板FPGA：Spartan-3E 系列，型号：XC3S500E，封装：FGT320，速度-4；利用XIlinX编程，使用VHDL语言来描述组合逻辑器件3-8译码器(In the FPGA:Spartan-3E development board series, XC3S500E, FGT320, -4 package: speed; the use of XIlinX programming, using VHDL languag