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DPLL_Circuit
- 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。
Matlabquanshuzisuoxianghuanfangzhenmoxing
- 在总结前人提出的一些锁相环仿真模型的基础上，用Matlab语言构建了一种新的适用于全数字仿真模型。
Matlab_model
- 在MATLAB环境下，对全数字锁相环的仿真，分析锁相环的性能参数
DPLL_Circuit
- 本文在说明全数字锁相环的基础上，提出了一种利用FPGA设计一阶全数字锁相环的方法，并 给出了关键部件的RTL可综合代码，并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程，最后对一些有关的问题进行了讨论。-In this paper, that all-digital phase-locked loop based on a FPGA design using first-order DPLL method, and give
Matlabquanshuzisuoxianghuanfangzhenmoxing
- 在总结前人提出的一些锁相环仿真模型的基础上，用Matlab语言构建了一种新的适用于全数字仿真模型。
Matlab_model
- 在MATLAB环境下，对全数字锁相环的仿真，分析锁相环的性能参数-In the MATLAB environment, to all-digital phase-locked loop simulation, analysis of the performance parameters of phase-locked loop
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- 基于锁相环Top-down的建模方法在MATLAB环境下建立数字锁相环完整的仿真模型，并用SIMULINK对数字锁相环的仿真模型进行仿真。 -Top-down phase-locked loop based on the modeling method in MATLAB environment DPLL set up a complete simulation model, and use of digital phase-locke
pll_verilog
- 全数字锁相环的verilog源代码,仿真已通过 -All-Digital Phase-Locked Loop verilog source code, simulation has passed
pll
- 摘要:叙述了全数字锁相环的工作原理,提出了应用VHDL 技术设计全数字锁相环的方法,并用复杂可编程逻辑器件CPLD 予以实现,给出了系统主要模块的设计过程和仿真结果。-Abstract: This paper describes the working principle of an all-digital phase-locked loop is proposed application VHDL technical design a
DPLL
- 全数字锁相环的verilog设计，已通过仿真验证能迅速锁定相位-Digital phase loop lock design with verilog
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- 全数字锁相环的Verilog源代码，经过仿真调试-All-digital PLL Verilog source code, through the simulation to debug
AD-PLL
- 基于VHDL的全数字锁相环的设计与实现，quartusII的仿真程序。-DPLL based on VHDL Design and Implementation, quartusII the simulation program.
The_shortwave_high-speed_QAM_signal_fast_without_j
- 一种短波高速QAM信号快速无抖动码元同步方案的设计,文章基于Gardner定时误差检测算法、预滤波和一阶过零检测锁相环理论,结合卡尔曼 滤波算法,设计了一种快速无抖动的短波高速QAM信号全数字解调码元同步方案,从理论上 推导了方案中各个参数的设置方法,并在不同的信道环境下测试算法的性能,仿真结果显示 该方案具有优良的性能。 -A short high-speed QAM signal symbol timing quic
bit-sychronization
- 全数字锁相环实现位同步，通过3个触发器实现码元的边沿提取。基带码采用M序列仿真。-DPLL to achieve bit synchronization, achieved through three trigger symbol of the edge extraction. Baseband codes using M-sequence simulation.
Matlab-about-pll
- 。在总结前人提出的一些锁相环仿真模型的基础上,用Matlab 语言构建了一种新的适用于全 数字锁相环的仿真模型 对全数字锁相环版图进行了SPICE 仿真,与该模型的仿真结果相验证。-. Built using Matlab language summary of some of the previously proposed phase-locked loop simulation model based on a simulati
[emuch.net]PhaseLockedLoo
- 各种Pll的Simulink建模与仿真，包括线性模拟锁相环，全数字锁相环，带电荷泵的锁相环。建平鉴相器子系统建模-PLL simulation based on Matlab Simulink
dpll
- 数字锁相环 dpll的 编译通过,使用verilog HDL语言对锁相环进行基于FPGA的全数字系统设计,以及对其性能进行分析和计算机仿真的具体方法-Digital phase-locked loop dpll compiler through the use of verilog HDL language on the phase-locked loop FPGA-based digital system design, as wel
verilog_PLL
- 全数字锁相环的verilog源代码，包括鉴相器，K变摸可逆计数器，加减脉冲器和N分频器。已经仿真实现。(All digital phase-locked loop Verilog source code, including phase discriminator, K variable touch reversible counter, add and subtract pulse and N frequency divider. H