搜索资源列表
statem
- 元件例化与层次设计，verilog 实例说明-components cases with the level of design, Verilog example
changyongdevhdl
- 4位乘法器,4位除法器 8位数据锁存器,8位相等比较器,带同步复位的状态 机,元件例化与层次设计,最高优先级编码器-four multipliers, dividers four eight data latches, and eight other phase comparators, synchronous reset with the state machine, the component level with the
fulladder
- 全加器,有半加器和或门组成.元件例化语句.
eecadd_8
- 此程序采用VHDL语言，利用元件例化语句，在带BCD码转换的4位加法器的基础上完成8位加法器的例化
VHDL语言100例(普通下载)
- VHDL语言100例 VHDL语言100例 第1例 带控制端口的加法器 第2例 无控制端口的加法器 第3例 乘法器 第4例 比较器 第5例 二路选择器 第6例 寄存器 第7例 移位寄存器 第8例 综合单元库 第9例 七值逻辑与基本数据类型 第10例 函数 第11例 七值逻辑线或分辨函数 第12例 转换函数 第13例 左移函数 第14例 七值逻辑程序包 第15例 四输入多路器 第16例 目标选择器 第1
statem
- 元件例化与层次设计，verilog 实例说明-components cases with the level of design, Verilog example
changyongdevhdl
- 4位乘法器,4位除法器 8位数据锁存器,8位相等比较器,带同步复位的状态 机,元件例化与层次设计,最高优先级编码器-four multipliers, dividers four eight data latches, and eight other phase comparators, synchronous reset with the state machine, the component level with the
fulladder
- 全加器,有半加器和或门组成.元件例化语句.-Full adder, half adder and OR gate components. Components of sentence cases.
eecadd_8
- 此程序采用VHDL语言，利用元件例化语句，在带BCD码转换的4位加法器的基础上完成8位加法器的例化-This procedure using VHDL language, the use of components Example of statement with BCD code-switching in the four adder based on the completion of 8 Example of Adder
vhdl
- vhdl代码串口的实现,每个部分的代码别写好了，元件例化一下即可用，-my english is poor ,i hope this make you understand and help you this is Serial implementation vhdl Categories:hardware
serial
- VHDL实现串口控制逻辑源代码,包括各个模块的具体实现和元件例化-Serial control logic to achieve VHDL source code, including various modules and components to achieve the specific cases of
jishuqi
- 主要是采用了元件例化的方式来实现十进制的一个计数器-Mainly patients with a component-based approach to achieve a decimal counter
fulladder
- 由四位全加器通过元件例化语句设计成十六位的全加器-By four full adder component instantiated by statements designed 16 of the full adder
multi8x8
- 通过元件例化语句和信号声明实现8*8的乘法器-Cases through the components of statements and declarations to achieve the signal multiplier 8* 8
Generic_NOR3_gate_design
- 设计一个带类属参数的或门，它有N 个输入，N 的默认值为3。在顶层元件中将该类属元件例化2 次。在一个元件中将类属参数改变为N=4，而在另在一个元件中改变为N=5。-The way of using generic in VHDL design is shown in the Ninput NOR gate.
counter100
- VHDL语言 FPGA 一百进制计数器 元件例化方法-VHDL, FPGA hundred cases of binary counter element method
eda-chengxu
- VHDL语言源程序，使用元件例化的方法设计简易数字钟-VHDL language source code, the use of components instantiated designed simple digital clock
instance_f_meter
- 用元件例化的方法实现了频率计的设计，采用的是Verilog语言，实现了较准确的频率测量的功能，最高测量频率可以达到50M左右。-Case of the method of components to achieve a frequency meter design, the use of the Verilog language, to achieve a more accurate frequency measurement func
VHDL-digital-clock-
- VHDL编写的数字钟，采用元件例化的方法，可实现调秒 调分 调时 报时 闹铃的功能 开发板使用的是EP3C16Q240C8-Digital clock written in VHDL, using the example of the way components can be adjusted to achieve sub-second tone when the alarm tone Times feature developmen
CU
- 简单的元件例化实现CU，实验课简单的小程序(Simple component instantiation implementation CU)