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clk_divide_3
- VHDL语言编写三分频，可以扩展实现任意奇数-VHDL prepared three frequency can be extended to achieve arbitrary odd
div_3
- verilog 三分频器 并含仿真文件 波形-Verilog three dividers and documents containing waveform simulation
sanfenpin
- 这是我自己编写的三分频，也就是奇数分频，占空比为1：1，当然如果需要其它奇数分频，只要将程序里面的N和counter修改即可-This was my third prepared by the frequency, which is odd hours, frequency and duty ratio of 1:1. Of course, if the needs of other odd hours, frequency, as l
verilog50%
- 本文主要介绍了50％占空比三分频器的三种设计方法，并给出了图形设计、VHDL设计、编译结果和仿真结果。设计中采用EPM7064AETC44-7 CPLD，在QUARTUSⅡ4.2软件平台上进行。 -This paper introduces a 50% duty cycle three dividers of the three design methods, and gives the graphic design, VHDL d
070330
- VHDL三分频程序 VHDL三分频程序-VHDL third frequency procedures VHDL third frequency procedures VHDL third frequency procedures
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verilog50%
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VHDL-3fenpindianlu
- 该程序用VHDL硬件描述语言编写而成,已调试通过,程序运行后可实现三分频,这样就用软件设计代替了硬件设计,方便,稳定,不需要硬件调试!-the procedures used VHDL hardware descr iption language, prepared debugging has passed, After running third frequency can be realized, so software desig
verilogclock
- 如果不考虑占空比，直接利用计数器来进行分频，则占空比会发生变化。下面程序实现1：1的三分频。-if not duty cycle directly counter to the use of sub-frequency, duty cycle will change. Below a program : a third of the frequency.
div3
- 用VHDL硬件描述语言实现的良好运行的三分频电路-Using VHDL hardware descr iption language to achieve a good run of one-third frequency circuit
3-divideverilog
- 三分频源代码设计，适合初学真-One-third of the frequency source code design, suitable for beginners really
three_division_VHDL_programe
- 根据上面思想写的三分频程序,1/3和50％占空比的程序.-According to the above one-third the frequency of thinking of writing procedures, 1/3 and 50 duty cycle procedures.
fenpin
- 好的分频器设计程序，有三个，二分频，八分频随便改，比较实用-Good divider design process, there are three, two sub-band, eight-band casually changed, more practical
frequence_div
- 三分频程序,对输入的时钟信号进行分频，在此基础上可以进行倍频和分频的转化。-frequence divice
VHDL_100_1
- 第43例 四位移位寄存器 第44例 寄存／计数器 第45例 顺序过程调用 第46例 VHDL中generic缺省值的使用 第47例 无输入元件的模拟 第48例 测试激励向量的编写 第49例 delta延迟例释 第50例 惯性延迟分析 第51例 传输延迟驱动优先 第52例 多倍（次）分频器 第53例 三位计数器与测试平台 第54例 分秒计数显示器的行为描述6 第55例 地址计数器
sanfenpin
- verilog 三分频 分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。-verilog-third of the frequency divider is a FPGA design, very high frequency of use, one of the basic design, al
program
- zwiker响度计算程序，三分一直倍频程声压级，Aures方法尖锐度，bismarck方法尖锐度，时变响度尖锐度子程序(Zwiker loudness calculation program, three points have been octave, sound pressure level, Aures method sharpness, Bismarck method sharpness, time varying loudne
三分之一倍频程处理
- 三分之一倍频程程序，信号处理必备，请自用下载(One-third octave program, self-download)