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文件名称:50M

  • 所属分类：
  • VHDL编程
  • 资源属性：
  • [VHDL] [源码]
  • 上传时间：
  • 2012-11-26
  • 文件大小：
  • 1kb
  • 下载次数：
  • 0次
  • 提 供 者：
  • l***
  • 相关连接：
  • 无
  • 下载说明：
  • 别用迅雷下载，失败请重下，重下不扣分！
修正介绍说明

介绍说明－－下载内容均来自于网络，请自行研究使用

verilog 语言写的分频模块，实现用50Mhz的时钟频率分出1hz的频率，也就是一秒的频率-verilog language sub-frequency module, using the 50Mhz clock frequency 1hz separation, that is, the frequency of second
相关搜索： verilog
50m
50mhz
1hz
veril
clock
vhdl
input
frequency
module
verilog
分频
verilog

(系统自动生成,下载前可以参看下载内容)

下载文件列表

50M分频器

.........\DIV_50M_HZ.bsf

.........\DIV_50M_HZ.v

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