文件名称:linux
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介绍说明－－下载内容均来自于网络，请自行研究使用
在硬件电路的设计中，会产生大量的Verilog HDL代码，由于这些代码是自动生成的，其文件名没有实际意义，代码没有注释，也没有相关的说明文档，给阅读和理解带来了不便-In the hardware circuit design, will produce a large number of Verilog HDL code, the code is automatically generated, the file name of no practical significance, code no comments, no relevant documentation, to read and understand the inconvenience
(系统自动生成,下载前可以参看下载内容)
下载文件列表
comment.py
doc
files
.....\b01.v
.....\b02.v
.....\b03.v
.....\b04.v
.....\b05.v
.....\b06.v
.....\b07.v
.....\b08.v
.....\b09.v
.....\b10.v
.....\b11.v
.....\b12.v
.....\b13.v
.....\b14.v
.....\b15.v
.....\b17.v
.....\b18.v
.....\b20.v
.....\b21.v
.....\b22.v
.....\list.txt
gui.py
lib
...\comm.py
...\option.py
...\__init__.py
list.txt
logs
makefile
report.py
doc
files
.....\b01.v
.....\b02.v
.....\b03.v
.....\b04.v
.....\b05.v
.....\b06.v
.....\b07.v
.....\b08.v
.....\b09.v
.....\b10.v
.....\b11.v
.....\b12.v
.....\b13.v
.....\b14.v
.....\b15.v
.....\b17.v
.....\b18.v
.....\b20.v
.....\b21.v
.....\b22.v
.....\list.txt
gui.py
lib
...\comm.py
...\option.py
...\__init__.py
list.txt
logs
makefile
report.py