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[汇编语言] module-counter8
说明:用verilog实现8为计数器频率范围20-80kHz,根据DDS原理来一个时钟计数器记一下,n=n+1,根据公式fout=(fc÷x)÷2,fout=80 fc=320,所以n≥2时,再取反,又由公式 fout=(k.fc)÷2^n,k=50hz,fout=80khz,fc=320,所以数据的位宽n≥7。 设计要求两路方波信号的相位差在0-360゜可调,可以根据延时来实现。具体的-8 is realized with verilo<倪飞> 在 2025-01-20 上传 | 大小:24kb | 下载:0
[汇编语言] s5
说明:查找字符串是否有字符“A”,如果有,执行P1段程序;若没有,执行P2。-There are characters in the search string is " A" , and if so, execute P1 segment program If not, do the P2.<zhouqiubin> 在 2025-01-20 上传 | 大小:6kb | 下载:0
[汇编语言] 22385700current
说明:很有用的方向图,大家一定要看看啊,哈哈,请认证书写-Pattern useful, we must look at ah, ha ha, please write certification<潘龙> 在 2025-01-20 上传 | 大小:1kb | 下载:0
[汇编语言] project1_3110103478
说明:写一个名为”cleanup”的函数,它的输入参数有两个,第一个参数是一个普通单向链表(无头尾结点),第二个参数是一个整数。该函数的作用是清除链表中小于参数2的所有元素(等于的话是不清除的),然后返回链表的首个结点,不要创建新的存储空间,不能打乱元素的顺序。 链表中每个元素的大小为2 words,第一部分(First word)为数据域,记录数据;第二部分(Second word)为下个元素的地址。 空指针用0xFFFFFFFF表<xdx> 在 2025-01-20 上传 | 大小:153kb | 下载:0