[硬件设计] E4_1_fir1

说明：基于ip核的fir滤波器设计，调用了ip核，并实例化，对初学者很有用。-Based on the ip kernel fir filter design, call the ip kernel, and instantiation, very useful for beginners.
<杨某人> 在 2025-01-07 上传 | 大小：1kb | 下载：0

[硬件设计] sel

说明：fpga i/o 速率测试代码，含有testbench(FPGA i/o rate test code, containing testbench)
<tabuqingyun> 在 2025-01-07 上传 | 大小：5.09mb | 下载：0

[硬件设计] YU_PCB

说明：基于LEM传感器的电流采集电路，PCB源文件，可以同时采集三路电流。(The current acquisition circuit and PCB source file based on LEM sensor can collect three currents simultaneously.)
<xiaorealer> 在 2025-01-07 上传 | 大小：1.23mb | 下载：0

[硬件设计] FUS系列40kHz超声波传感器典型应用电路

说明：超声波各种应用电路，超声波接收器，超声波发射器(Ultrasonic applications, ultrasonic receiver, ultrasonic transmitter)
<sFSEGG> 在 2025-01-07 上传 | 大小：277kb | 下载：1

[硬件设计] AiP650_PDF_C132308_2018-03-22

说明：和天威电子公司的TM1650芯片兼容的一款新品，价格更低！(A new product compatible with Print-Rite electronics's TM1650 chip is cheaper.)
<uncommonljl> 在 2025-01-07 上传 | 大小：621kb | 下载：1

[硬件设计] 接口与插座

说明：Altium designer 中常用的接口插座PCB封装库(Altium designer commonly used interface socket PCB package library)
<柠糕> 在 2025-01-07 上传 | 大小：30kb | 下载：1

[硬件设计] CNC USB MK1

说明：CNC USB MK1电路图、PCB图、单片机监控程序等全部打包。 还包括全部的PCB加工图。
<piyima@163.com> 在 2018-11-27 上传 | 大小：5.25mb | 下载：1

[硬件设计] hotel_lock(程序)

说明：能够通过LoRa将智能门锁与网关进行通信，可在后台查看门锁状态，实现智能开锁(Through LoRa, the intelligent door lock can communicate with the gateway, and the status of the door lock can be checked in the background to realize the intelligent unlocking.)
<Actorss> 在 2025-01-07 上传 | 大小：8.97mb | 下载：1

[硬件设计] 模电multisim仿真实例

说明：模拟和数字电子线路的仿真，可应用与单片机外围电路的设计(The simulation of analog electronic circuit and its application in the design of peripheral circuit of single chip computer.)
<zhangyang40> 在 2025-01-07 上传 | 大小：14.97mb | 下载：1

[硬件设计] 常用元件库

说明：PADS9.5常用元件库，希望能帮助大家。(Common component library of PADS9.5)
<dboy636> 在 2025-01-07 上传 | 大小：286kb | 下载：1

[硬件设计] VHDL PROM Example

说明：This is a VHDL PROM file. Contains some sample ROM contents.
<pcarverb@gmail.com> 在 2023-07-16 上传 | 大小：780byte | 下载：0

[硬件设计] N bit Multiplier in Verilog

说明：N bit multiplier block written in verilog HDL language
<vojawe4327@skrank.com> 在 2024-10-09 上传 | 大小：1.09mb | 下载：0