[VHDL编程] Verilog-code-for-finding-GCD

说明：State machine implemented in verilog to find GCD of two 8 bit numbers. Two files are included (module and its testbench)
<sumeshp1> 在 2025-01-29 上传 | 大小：1kb | 下载：0

[VHDL编程] CPU

说明：使用Verilog HDL语言完成一个简单的多周期MIPS微处理器的设计-Using Verilog HDL language to complete a simple multi-cycle MIPS microprocessor design
<胡森> 在 2025-01-29 上传 | 大小：12kb | 下载：0

[VHDL编程] usb_host-usb-fpga

说明：基于FPGA的Verilog语言设计的USB程序，适合初学者-Verilog language based on the FPGA design of USB application, suitable for beginners
<xiaofei> 在 2025-01-29 上传 | 大小：27kb | 下载：0

[VHDL编程] vgatest

说明：VGA的verilog实现，适合初学者理解其行同步和场同步的基本原理-VGA' s verilog realization, suitable for beginners to understand the basic principles of its horizontal sync and vertical sync
<陈谋奇> 在 2025-01-29 上传 | 大小：1kb | 下载：0

[VHDL编程] Fisheye_Correction_v2

说明：基于DE2-115的鱼眼畸变矫正verilog实现，具有拍照即存储照片功能，通过VGA输出实时的矫正后的图像-Based DE2-115 fisheye image distortion correction verilog realized that store photos with a camera function, real-time via the VGA output after correction
<陈谋奇> 在 2025-01-29 上传 | 大小：4.54mb | 下载：1

[VHDL编程] cpu_1

说明：用verilog设计五级CPU的框架，需要自己另行补充指令，可作为学生作业和训练内容-Five CPU with verilog design fr a mework, needs its own separate supplemental instruction can be used as student assignments and training content
<陈谋奇> 在 2025-01-29 上传 | 大小：1kb | 下载：0

[VHDL编程] adder_4

说明：四位加法器的三种实现方法，包括行为级描述、行波进位加法器、超前进位加法器-Three of four adder implementations, including behavioral descr iptions, ripple carry adder, look-ahead adder
<陈谋奇> 在 2025-01-29 上传 | 大小：2kb | 下载：0

[VHDL编程] counterbasedDPWM

说明：计数器方式的DPWM，有点简单，1本人是初学者，希望见谅，有更好的一定及时上传-DPWM Counter mode, a little simple, I am a beginner, I hope will forgive me, surely there is a better and timely uploads
<D.Clark> 在 2025-01-29 上传 | 大小：364kb | 下载：0

[VHDL编程] transport-light

说明：提供利用FPGA设计一个简单交通灯的方法。提供原码以及逻辑图的文件-transport light
<桃桃> 在 2025-01-29 上传 | 大小：172kb | 下载：0

[VHDL编程] TEST

说明：这是一段VHDL代码，用于对FPGA开发环境的熟悉。-This is a VHDL .
<Johnny Song> 在 2025-01-29 上传 | 大小：6kb | 下载：0

[VHDL编程] ROM_test

说明：测试ROM的例子用Verilog写的，里面有测试文件，测试通过完全可用！-Examples of test ROM data
<苏春荣> 在 2025-01-29 上传 | 大小：166kb | 下载：0

[VHDL编程] clk_div_N

说明：程序可以实现时钟的任意偶数分频，使用Verilog语言编写。在quartus ii中得到验证并进行了仿真-Program can be any even divided clock using Verilog language. Been verified in quartus ii and simulation
<李亮> 在 2025-01-29 上传 | 大小：1kb | 下载：0