[VHDL编程] Ethernet_verilog_ip_core

说明：Ethernet(以太网)verilog ip core用verilogHDL语言写的以太网软核，对学习verilog语言和以太网有很大帮助。-Ethernet (Ethernet) verilog ip core language used verilogHDL Ethernet soft-core, learning Verilog language and Ethernet are very helpful.
<houlongting> 在 2024-11-12 上传 | 大小：882kb | 下载：0

[VHDL编程] arm10_verilog

说明：arm10_verilog.rar是基于arm10的verilog代码，对学习和理解 arm10的工作原理和做基于verilog的FPGA开发有帮助。-arm10_verilog.rar is based on the ARM10
<houlongting> 在 2024-11-12 上传 | 大小：25kb | 下载：0

[VHDL编程] VHDL_Programming_Examples

说明：vhdl例程,给出了许多VHDL例程,有参考价值,个人认为-VHDL routines, given a number of VHDL routines, there is reference value, individuals consider
<辜小兵> 在 2024-11-12 上传 | 大小：169kb | 下载：0

[VHDL编程] VHDL_Programming_Examples_2

说明：vhdl例程,给出了许多VHDL例程,有参考价值,个人认为，刚才上载的第2部分。-VHDL routines, given a number of VHDL routines, have reference value, personal opinion, just uploaded part 2.
<辜小兵> 在 2024-11-12 上传 | 大小：165kb | 下载：0

[VHDL编程] AlteraDE2NET

说明：altera公司开发板上关于基于FPGA实现网络协议的硬件描述-altera developed on-board FPGA based on the realization of network protocols, hardware descr iption
<张> 在 2024-11-12 上传 | 大小：526kb | 下载：0

[VHDL编程] 8adderverilog

说明：8位加法器的实现，非流水线结构，很不错。我测试过，效率比较高-8-bit adder realization, non-pipelined structure, is pretty good. I
<张明> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] RS422

说明：这是一个用VHDL开发的RS422通讯程序,在ALTERA FLEX EPF10K上通过了测试-This is a VHDL development with RS422 communication procedures, in the ALTERA FLEX EPF10K passed the test
<徐> 在 2024-11-12 上传 | 大小：1.51mb | 下载：1

[VHDL编程] DE2_TV

说明：在de2平台上实现电视盒的例子。dvd播放器输出的模拟视频信号通过adv7181电视解码芯片后，在vga显示器上播放-DE2 platform in television set-top box example. dvd player output analog video signal through the TV decoder chip adv7181 after vga display Player
<闵祥> 在 2024-11-12 上传 | 大小：115kb | 下载：0

[VHDL编程] i2c

说明：VHDL语言编写的I2C core，已经验证通过！-VHDL language I2C core, has already been verified through!
<gelim_w> 在 2024-11-12 上传 | 大小：343kb | 下载：0

[VHDL编程] KEYBOARD

说明：程序用vhdl语言编写,成功添加为CPU外设,可以正常使用
<罗生> 在 2024-11-12 上传 | 大小：1kb | 下载：0

[VHDL编程] mobilerobot

说明：用VHDL硬件描述语言，采用一种软件硬化的设计思路设计了控制器。将控制器划分成八个模块-Using VHDL hardware descr iption language, the use of a software design sclerosis designed controller. Controller is divided into eight modules
<woaimama> 在 2024-11-12 上传 | 大小：5kb | 下载：0

[VHDL编程] 8086FPGA

说明：xilinx ise 7.1下 实现sparten3 basys板上基于8086FPGA软核的吃豆子游戏-xilinx ise 7.1 under sparten3 basys board based on soft-core 8086FPGA eating beans games
<朱万里> 在 2024-11-12 上传 | 大小：2.25mb | 下载：0