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[VHDL编程] CIC_deci4
说明:cic抽取滤波器ip核,用于射频采样数字下变频模块的核心数字信号处理部分.此ip核已经过ise10.2验证-CIC decimation by 4 filter,used in Direct RF sampling of GPS signal. the core dsp block in a frondend design<mimidabuda> 在 2024-10-16 上传 | 大小:31744 | 下载:0
[VHDL编程] atan
说明:自己写的cordic 的 64位计算反正切的程序,-cordic count atan program<planet1997> 在 2024-10-16 上传 | 大小:1024 | 下载:0
[VHDL编程] fifo_Cprogram
说明:应用于nios中的FIFO程序及连接图,开发环境为quartus-c program fifo in nios<planet1997> 在 2024-10-16 上传 | 大小:5120 | 下载:0
[VHDL编程] pci_core.tar
说明:vhdl 写的 PCI IP核程序,已经过测试-pci ip core<planet1997> 在 2024-10-16 上传 | 大小:23552 | 下载:0
[VHDL编程] Fourinputandnongatecircuit
说明:VHDl编写的四输入与非门电路,其代码简洁,易学易懂-VHDL prepared four input and non-gate circuit, and its code is simple and easy to understand<pengy> 在 2024-10-16 上传 | 大小:1024 | 下载:0
[VHDL编程] SingleclocksynchronousdesignmetricCNTR
说明:用VHDL 设计的单时钟同步十进制可逆计数器的设计-VHDL design using a single clock synchronization decimal CNTR Design<pengy> 在 2024-10-16 上传 | 大小:1024 | 下载:0
[VHDL编程] EP1C6_12_1_2_MOTO
说明:基于ALTERA的cyclone 系列的控制电机的实验例程-ALTERA series based on the cyclone motor control routine of the experiment<xulinmeng> 在 2024-10-16 上传 | 大小:100352 | 下载:0
[VHDL编程] Quartus_Clock
说明:利用Quartus模块化层次化设计数字钟-Using Quartus hierarchical modular design digital clock<hievery1> 在 2024-10-16 上传 | 大小:9216 | 下载:0
[VHDL编程] count_plus_last
说明:对电机的编码器输入的正交编码信号进行4倍频处理 ,生成一个新的计数脉冲 ,同时判断电机的转动方向,输出一个方向标志电平信号,从而可以让DSP知道电机的转速和方向。-On the motor encoder inputs of the quadrature encoder signals 4 octave treatment, generates a new pulse count and at the same time to dete<dengzhaoyun> 在 2024-10-16 上传 | 大小:1024 | 下载:0
[VHDL编程] ide_control
说明:三段式Verilog的IDE程序,但只有DMA部分,需要自己添加PIO的代码-Verilog three-step procedure of the IDE, but only parts of DMA, PIO required to add their own code<wang> 在 2024-10-16 上传 | 大小:2048 | 下载:0