[VHDL编程] VHDL

说明：PWM控制就是产生一定周期，占空比不同的方波信号，当占空比较大时，电机转速较高，否则电机转速较低。当采用FPGA产生PWM波形时，只需FPGA内部资源就可以实现，数字比较器的一端接设定值输出，另一端接线性递增计数器输出。当线性计数器的计数值小于设定值时输出低电平，当计数器大于设定值时输出高电平，这样就可通过改变设定值，产生占空比不同的方波信号，从而达到控制直流电机转速的目的。 直流电机控制电路主要由2部分组成，如图1所示： &#
<袁玉佳> 在 2024-11-19 上传 | 大小：37kb | 下载：0

[VHDL编程] pinlvji

说明： 用4位十进制计数器对用户输入时钟信号进行计数，计数间隔为1秒钟。计数满1秒钟后将计数值（即频率值）所存到4位寄存器中显示，并将计数器清0，在进行下一次计数。 频率计由三种模块组成：testctl为控制模块，由1Hz其准产生rst_cnt,load,cnt_en信号；cnt10为带清0及计数允许的十进制计数器；reg4b为四位寄存器。 -With four decimal counter input clock signal t
<袁玉佳> 在 2024-11-19 上传 | 大小：10.34mb | 下载：0

[VHDL编程] jiaotongdeng

说明： 用VHDL做的交通灯设计-VHDL to do with the design of the traffic lights
<dengchao> 在 2024-11-19 上传 | 大小：194kb | 下载：0

[VHDL编程] DataSort

说明：FPGA内，通过Verilog语言，实现冒泡法数据排序。仅供参考！-FPGA, through the Verilog language, implementation data bubble sort method. For reference purposes only!
<weishiji> 在 2024-11-19 上传 | 大小：5kb | 下载：0

[VHDL编程] d3dx9_27

说明：用vhdl语言实现的乒乓球比赛系统.有计分，裁判，发球等功能。-tabel.vhdl
<王英超> 在 2024-11-19 上传 | 大小：2.19mb | 下载：0

[VHDL编程] fq_div

说明：一种实现任意整数分频的ＶＨＤＬ源代码，已经经过调试-Achieve an arbitrary integer divider of the VHDL source code, has been testing
<王双> 在 2024-11-19 上传 | 大小：3kb | 下载：0

[VHDL编程] uartfifo

说明：FPGA串口代码实现，带串口模块控制程序-Realization of UART in FPGA, with UART module control codes.
<杨文斌> 在 2024-11-19 上传 | 大小：552kb | 下载：0

[VHDL编程] modelsim

说明：modelsim入门，简单易学，容易上手。丰富说明-modelsim entry, easy to learn, easy to use. Note the rich
<里地> 在 2024-11-19 上传 | 大小：494kb | 下载：0

[VHDL编程] FPGA

说明：FPGA，vhdl语言的学习资料； FPGA的简单设计 dds的设计-FPGA, vhdl language learning materials FPGA design of a simple design dds
<wade> 在 2024-11-19 上传 | 大小：2mb | 下载：0

[VHDL编程] verilog

说明：vhdl学习资料 清华大学信息学院课件 绝对值得下载-Tsinghua University, studying information vhdl Institute information is worth courseware download
<wade> 在 2024-11-19 上传 | 大小：771kb | 下载：1

[VHDL编程] traffic_light

说明：CPLD控制交通灯程序，很不错的程序！大家一起学习啊！-CPLD to control the traffic light process, the procedure is pretty good! U.S. study with ah!
<3dmax> 在 2024-11-19 上传 | 大小：872kb | 下载：0

[VHDL编程] SDHAnalysis

说明：光纤通信中的SDH数据帧解析及提取的VHDL实现源代码，共包含帧同步、E1及F1码流提取、DCC1码流提取、帧头开销串行输出四个主要模块-SDH fiber-optic communication data fr a me analysis and retrieval implementation of VHDL source code, include the fr a me synchronization, E1 and F1 st
<张晓彬> 在 2024-11-19 上传 | 大小：31kb | 下载：0