[VHDL编程] v

说明：verilog code for a synthesizer based on Terasic s Multimedia development board. (MTDB) and Altera FPGA.
<ahmadyan> 在 2025-01-31 上传 | 大小：35kb | 下载：0

[VHDL编程] lab4

说明：vhdl uart lab ENTITY uart IS PORT ( SIGNAL clock,reset : IN STD_LOGIC SIGNAL sdatain : IN STD_LOGIC SIGNAL oready, sdataout : INOUT STD_LOGIC SIGNAL iready : INOUT STD_LOGIC S
<work> 在 2025-01-31 上传 | 大小：10kb | 下载：0

[VHDL编程] shukongdianyabiao

说明：使用51单片机以及键盘液晶作为人机互动，输入你想输入的电压值，端口就输出相应的二进制数-51 MCU and LCD using the keyboard as a human-computer interaction, input you want to input voltage value, the port on the output of the corresponding binary number
<潘存华> 在 2025-01-31 上传 | 大小：54kb | 下载：0

[VHDL编程] spmem.tar

说明：Sinlge port RAM VHDL/Verilog design
<Ravi> 在 2025-01-31 上传 | 大小：1kb | 下载：0

[VHDL编程] eeprom_i2c.tar

说明：I2C EEPROM verilog simulation model
<Ravi> 在 2025-01-31 上传 | 大小：620kb | 下载：0

[VHDL编程] dpmem2clk.tar

说明：Dual port memory VHDL/Verilog design
<Ravi> 在 2025-01-31 上传 | 大小：3kb | 下载：0

[VHDL编程] FIFO.tar

说明：FIFO design VHDL/Verilog design
<Ravi> 在 2025-01-31 上传 | 大小：5kb | 下载：0

[VHDL编程] mt48lc4m32b2.v

说明：SDRAM VHDL/Verilog simulation model
<Ravi> 在 2025-01-31 上传 | 大小：7kb | 下载：0

[VHDL编程] 2cout10

说明：二位十进制计数器，详细的代码和仿真，并且有VHDL代码和原理图设计-2 decimal counter, the detailed code and simulation, and has VHDL code and schematic design of
<dingdus> 在 2025-01-31 上传 | 大小：156kb | 下载：0

[VHDL编程] Nios2_H264-AVC_DEC

说明：在Altera开发环境下采用Nios II和硬件加速实现H.264解码的系统方案-The solution uses the Nios II development environment and hardware accelerate to implement H.264 decoding under Altera platform
<Joe Zhu> 在 2025-01-31 上传 | 大小：694kb | 下载：0

[VHDL编程] opencore_crt

说明：可以在Altera QuartusII下编译的Open Cores PCI桥源代码，是经过多天辛勤整理修改才完成的-Open Cores PCI bridge source code that can be compiled at Altera QuartusII. Modified under many days of hard work
<Joe> 在 2025-01-31 上传 | 大小：667kb | 下载：0

[VHDL编程] sopcfpga

说明：一个Altera Cyclone PCI开发板的配套样板源代码-Sample source code for An Altera Cyclone PCI development board
<Joe> 在 2025-01-31 上传 | 大小：3.87mb | 下载：0