[VHDL编程] freq

说明：本程序是基于vhdl语言的8位16进制频率计，待测频率范围是1HZ~100MHZ。-This procedure is based on the vhdl language 8 16 hex frequency, frequency range tested 1HZ ~ 100MHZ.
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[VHDL编程] dds

说明：verilog 硬件语言实现DDS，使用ise11.1和modelsim se6.5仿真测试-verilog hardware language DDS, using the simulation test ise11.1 and modelsim se6.5
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[VHDL编程] div_any_nodd

说明：使用verilog硬件语言实现任意奇数分频，使用ise11.1和modelsim仿真测试-Verilog language using any odd hardware divide, and the modelsim simulation testing using ise11.1
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[VHDL编程] div_n_0_5

说明：使用verilog实现任意奇数n+0.5分频，使用ise11.1和modelsim se6.5仿真测试-Using an arbitrary odd number n+0.5 verilog divide, the use of simulation testing ise11.1 and modelsim se6.5
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[VHDL编程] ffj

说明：使用硬件语言实现分接，使用QUARTUS2软件仿真测试-Tap hardware language, the use of simulation testing QUARTUS2
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[VHDL编程] stopwatch1

说明：stopwatch : verilog source code
<hanjaeyoung> 在 2025-02-27 上传 | 大小：1.07mb | 下载：0

[VHDL编程] watch(2)

说明：digital watch : verilog source code
<hanjaeyoung> 在 2025-02-27 上传 | 大小：390kb | 下载：0

[VHDL编程] signed_mul

说明：signed multiplication verilog module
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[VHDL编程] decoder

说明：3_8decoder verilog module
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[VHDL编程] seven_segment

说明：7segment verilog module
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[VHDL编程] sr_flipflop

说明：sr_flipflop verilog model
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[VHDL编程] uartTransceiver

说明：Verilog Serial port
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