[VHDL编程] freq_divider

说明：一个时钟分频器，可以实现任意整数倍或者分数倍的分频功能。-A clock divider can be an arbitrary integer multiple or fraction of times the frequency function.
<刘涛> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] gcd_lcm

说明：求两个100以内整数的最大公约数和最小公倍数，只用加法和减法运算-Find the greatest common divisor of two integers less than 100 and the least common multiple, only addition and subtraction
<刘涛> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] jpeg

说明：一个较小的JPEG解码程序，所有代码都在一个源文件中-A smaller JPEG decoding process, all the code in a source file
<刘涛> 在 2025-02-27 上传 | 大小：10kb | 下载：0

[VHDL编程] mux16_1

说明：高速并行，有符号16选一的MUX，完整的VERILOG功能模块和测试平台-High-speed parallel, 16 elections have signed one MUX, a complete functional module and test platform VERILOG
<鲁东> 在 2025-02-27 上传 | 大小：22kb | 下载：0

[VHDL编程] fpga_report

说明：“以FPGA为核心的系统设计” FPGA讲座，主要讲了FPGA的主要应用场合，主要结合国赛中的应用。-" The FPGA design as the core of the" FPGA talks mainly about the main applications of the FPGA, the main race with the application of the country.
<鲁东> 在 2025-02-27 上传 | 大小：761kb | 下载：0

[VHDL编程] hdmitx

说明：hdmi tx solution is from company that can help hdmi design using fpga
<ssjj> 在 2025-02-27 上传 | 大小：73kb | 下载：0

[VHDL编程] sr8

说明：8bit移位暫存器 隨著CLK觸發 每次將資料依序輸入暫存器 且為FIFO-8bit shift register with the CLK input is triggered each time the data register and the FIFO order
<vdsfvg> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_7_segment_decoder

说明：Verilog Code for seven segment decoder for the code to be implemented on Altera DE2 board
<Rahul> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_8-bit_2to1_mux

说明：Verilog Code for 8 to 1 multiplexer for the code to be implemented on Altera DE2 board
<Rahul> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_BCD_counter

说明：Verilog Code for a BCD counter and it is implemented on Altera DE2 board-Verilog Code for a BCD counter and it is implemented on Altera DE2 board
<Rahul> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] VerilogCode_morse_code

说明：Verilog Code for Morse code and it is implemented on Altera DE2 board-Verilog Code for Morse code and it is implemented on Altera DE2 board
<Rahul> 在 2025-02-27 上传 | 大小：2kb | 下载：0

[VHDL编程] vga1

说明：VGA 接口模块，800*600接口时序verilog实现-VGA interface module, 800* 600 interface timing verilog implementation
<wangkunchi> 在 2025-02-27 上传 | 大小：1kb | 下载：0