[VHDL编程] SIGNAL-GENERATION.vhd

说明：Signal generation for double data rate
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[VHDL编程] INIT-AND-CMD-FSM.vhd

说明：INItialization and command for double data rate
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[VHDL编程] TEST-BENCH.vhd

说明：test bench for ddr 1
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[VHDL编程] DATA-PATH.vhd

说明：signal data for ddr sdram
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[VHDL编程] pwm4

说明：用verilog编写的脉冲宽度调制器的FPGA工程-With verilog write pulse width modulator FPGA project
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[VHDL编程] Ring4

说明：用verilog代码编写的环形计数器的FPGA工程。-Verilog code written with the ring counter.
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[VHDL编程] keyboard

说明：用verilog代码编写的交通灯的FPGA工程。可实现南北和东西两条大街的十字路口的交通控制。-Verilog code written with the traffic lights of the FPGA project. Two north-south and east-west can be achieved Street intersection traffic control.
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[VHDL编程] gcd3

说明：用verilog代码编写的GCD即找两个数之间的最大公约数的FPGA工程。-Verilog code written with the GCD of two numbers that find the common denominator between the FPGA project.
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[VHDL编程] SQRT

说明：用verilog代码编写的求整数平方根的FPGA工程。-Verilog code written request with the integer square root of the FPGA project.
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[VHDL编程] 4bit-adder_verilog

说明：4位全加法器的modelsim工程带testbench-Four full-adder modelsim project with testbench
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[VHDL编程] 2.5

说明：8位bcd码计数器带testbench工程，好用-8-bit bcd counter with testbench code works, easy to use
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[VHDL编程] 3.1

说明：加法树乘法器带testbench好用的工程-Adder tree multiplier with testbench-use project
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