资源列表
[VHDL编程] FPGA实现Jpeg压缩，和视频采集程序
说明：FPGA实现Jpeg压缩，和视频采集程序(Zynq - Main - register access Mio)<kongqiweiliang> 在 2024-12-22 上传 | 大小：101kb | 下载：0
[VHDL编程] 基于FPGA的多路同步脉冲发生器设计1
说明：采用FPGA（现场可编程门序列）编写VHDL语言设计多路同步脉冲发生器，对信号进行分频处理，实现四路信号相位相差T/16和T/8的延迟相位输出，实现的四路脉冲与传统的脉冲同步器不同，它具有高集成度，高通用性，容易调整和高可靠性等特点。(Using FPGA (field programmable gate sequence) to write VHDL language to design multi-channel synchrono<哈哈哈哈daxiao> 在 2024-12-22 上传 | 大小：10kb | 下载：0
[VHDL编程] vivado2018+IPs
说明：Xilinx Vivado 2018 License File<Indus_Floyd> 在 2024-12-22 上传 | 大小：4kb | 下载：0
[VHDL编程] DDR2_SDRAM操作时序
说明：DDR2_SDRAM操作时序，介绍的很详细，不错(DDR2? SDRAM operation sequence, very detailed introduction, very good)<zou3> 在 2024-12-22 上传 | 大小：1.85mb | 下载：0
[VHDL编程] led_test.v
说明：show a water led show a water led show a water led show a water led show a water led<rbvikg> 在 2020-04-07 上传 | 大小：759byte | 下载：0
[VHDL编程] verilog实例 [43项]
说明：一些采用verilog描述的数字功能模块，有常见的同步异步FIFO，RAM等模块，适合新手学习(Some digital function modules described by Verilog, such as synchronous asynchronous FIFO and ram, are suitable for novice learning)<hayto> 在 2024-12-22 上传 | 大小：186kb | 下载：0
[VHDL编程] SPI_UVM_VIP
说明：SPI协议的芯片验证VIP,用UVM搭建平台验证代码(Chip verification VIP of SPI protocol, build platform verification code with UVM)<lfzero> 在 2024-12-22 上传 | 大小：5.22mb | 下载：1
[VHDL编程] verilog-axi-master
说明：Verilog AXI Components Readme GitHub repository: alexforencich verilog-axi<viyefo5674> 在 2024-12-22 上传 | 大小：306kb | 下载：0
[VHDL编程] FPGA implementation of a 1-bit full adder
说明：FPGA implementation of a 1-bit full adder<shilpakesav> 在 2020-05-03 上传 | 大小：7.27kb | 下载：0
[VHDL编程] 基于labview的希尔伯特算法
说明：基于labview的希尔伯特算法，需搭配EMD算法效果更佳<944631985@qq.com> 在 2020-05-12 上传 | 大小：48.43kb | 下载：0
[VHDL编程] 现有16位寄存器。初始值为0
说明：现有16位寄存器。初始值为0。每个时钟周期寄存器的值会左移1位，并且将输入的数据data_in作为寄存器的最低位，寄存器原来的最高位将被丢弃。要求每个周期实时输出该16位寄存器对7求余的余数data_out[20]。(Existing 16 bit register. The initial value is 0. The value of each clock cycle register will shift 1 bit to th<echokiii> 在 2024-12-22 上传 | 大小：447kb | 下载：4