[VHDL编程] 4x4-Keypad

说明：基于FPGA EP3C16芯片的4X4键盘程序，已测试通过，使用Verilogy语言编写，引脚已配备-4X4 keyboard program based FPGA EP3C16 chip have been tested by use Verilogy language, have been equipped with pin
<周涛> 在 2025-02-27 上传 | 大小：1.65mb | 下载：0

[VHDL编程] Buzzer

说明：基于FPGA EP3C16芯片的Buzzer程序，使用Verilog语言编写，已测试通过，引脚已分配好-FPGA EP3C16 chip Buzzer-based program, use the Verilog language, have been tested, the pin has been assigned
<周涛> 在 2025-02-27 上传 | 大小：1.35mb | 下载：0

[VHDL编程] DDS

说明：基于FPGA EP3C16芯片的DDS信号发生器程序，包含了12864液晶显示，DAC0832数模转换，功能实现，引脚已配置部分-FPGA EP3C16 chip-based DDS signal generator program contains 12,864 LCD, DAC0832 digital-to-analog conversion, the function, the pin configuration section
<周涛> 在 2025-02-27 上传 | 大小：5.59mb | 下载：0

[VHDL编程] pic10_verilog

说明：用verilog实现了PIC10系列单片机的IP核，代码基本来自一篇国外的文章《A Microchip PIC-Compatible RISC CPU IP Core Design and Verilog Implementation》，对一部分进行了改进，主要包括对原文中有一些不可综合的@（posedge clk）语句的改写，使其能通过quartus的编译和综合，并且对跳转部分增加了比较多的注释，这篇文章写得非常好，感谢这篇文章的作者
<panpan> 在 2025-02-27 上传 | 大小：3.3mb | 下载：0

[VHDL编程] zxin

说明：WGA图片的显示、移动、放大、旋转。内附源程序代码哟-Image display, move, zoom, rotate
<Leon> 在 2025-02-27 上传 | 大小：588kb | 下载：0

[VHDL编程] shijian

说明：简易电子时钟，可同时有数码管和lcd上显示时间-Simple electronic clock, can simultaneously display the time on the digital tube and lcd
<zhangbo> 在 2025-02-27 上传 | 大小：4kb | 下载：0

[VHDL编程] DE2_115_TV

说明：D2-115TV编码与解码源码 VGA显示-D2-115TV encoding and decoding source VGA display
<LD> 在 2025-02-27 上传 | 大小：11.71mb | 下载：0

[VHDL编程] DE2_115_Default

说明：D2-115学习源码，功能配置，音频功能，LCD控制，视频同步产生器-Learning source D2-115, the functional configuration of the audio function, LCD control, video sync generator
<LD> 在 2025-02-27 上传 | 大小：2.48mb | 下载：0

[VHDL编程] DE2_115_i2sound

说明：D2-115学习源码，功能配置，音频功能,按键控制-D2-115 learning source, feature configuration, the audio function keys control
<LD> 在 2025-02-27 上传 | 大小：119kb | 下载：0

[VHDL编程] DE2_115_IR

说明：D2-115学习源码，功能配置，无线控制-D2-115 learning source, configuration, wireless control
<LD> 在 2025-02-27 上传 | 大小：4.16mb | 下载：0

[VHDL编程] D_flop

说明：D触发器，用于搭建各种时序逻辑电路，是最常用的触发器。目前超大规模集成电路中皆使用该触发器。-D flip-flops used to set up the various timing logic circuit, is the most common trigger. VLSI are using the trigger.
<段开锋> 在 2025-02-27 上传 | 大小：152kb | 下载：0

[VHDL编程] fifo_syn

说明：实现了同步FIFO的功能，能完成数据的先进先出，当FIFO满或者空的时候能报出满或者空的信号。-Synchronous FIFO: it can complete data FIFO, when the FIFO full or empty time can you quote us full or empty signal.
<张明涛> 在 2025-02-27 上传 | 大小：161kb | 下载：0