[VHDL编程] cntm60v

说明：基于VHDL的60进制计数器代码，可以实现六十进制计数-60 binary counter based on the VHDL code can be achieved sexagesimal counting
<包东生> 在 2025-02-27 上传 | 大小：310kb | 下载：0

[VHDL编程] ImageRotate

说明：利用verilog实现图像旋转。本程序是基于XILINX公司的ISE实现的。-Verilog image rotation. This procedure is based on XILINX' s ISE.
<xufang> 在 2025-02-27 上传 | 大小：4.71mb | 下载：0

[VHDL编程] sequence_detect

说明：串行数据检测器，检测数据中是否存在10010，用FSM编写，在modelsim中仿真通过，功能上符合要求-Serial data detector detects data exists 10010, with FSM write, through simulation in modelsim functionality required
<liangldai> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] syn_FIFO

说明：同步FIFO，主要用于数据缓存，给异步FIFO打下基础，是个不错学习例子，在ncverilog中仿真通过-Synchronous FIFO, mainly used for the data cache, and lay the foundation to the asynchronous FIFO, is a good example of learning through simulation in ncverilog
<liangldai> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] drink_sell_machine

说明：用verilog HDL编写的投币机，能实现单种饮料的够买找零-Written in verilog HDL slot machines, enough to buy a single beverage give change
<liangldai> 在 2025-02-27 上传 | 大小：1kb | 下载：0

[VHDL编程] fpga_Stepper-motor

说明：通过状态机控制步进电机的转动方向和转动角度-Through the state machine to control the direction of rotation of the stepper motor and the rotation angle
<Weimiao Cai> 在 2025-02-27 上传 | 大小：106kb | 下载：0

[VHDL编程] Synthesis-and-Simulation

说明：Synthesis and Simulation Design Guide，Xilinx公司的FPGA逻辑综合与仿真，英文版的。-Synthesis and Simulation Design Guide
<杨阳> 在 2025-02-27 上传 | 大小：1.43mb | 下载：0

[VHDL编程] my-scaler

说明：图像缩放源代码，该代码支持输入bmp文件格式，输出bmp格式。-Image scaling source code, which support the input bmp file format, the output bmp format.
<HaiboMeng> 在 2025-02-27 上传 | 大小：9kb | 下载：0

[VHDL编程] dataflow-description

说明：这个文件给出了一个四位比较器的数据流描述算法。-This document gives a four comparator data flow descr iption algorithm.
<范晶晶> 在 2025-02-27 上传 | 大小：9kb | 下载：0

[VHDL编程] source_file

说明：图像传感器数字控制模块，verilog编写，内涵ADC接口，FPGA验证通过。-image sensor digital controller module
<引文> 在 2025-02-27 上传 | 大小：14kb | 下载：0

[VHDL编程] I2C_Test

说明：I2C接口模块，用于连接符合I2C总线接口标准协议的传感器或者其他设备。FPGA验证通过-I2C bus interface
<引文> 在 2025-02-27 上传 | 大小：8.66mb | 下载：0

[VHDL编程] FPGA-clock-for-chess

说明：数字电路课程设计 FPAG的棋类时钟设计 -FPGA clock for chess
<张洁文> 在 2025-02-27 上传 | 大小：397kb | 下载：0