[VHDL编程] FPGA 做的音频信号分析仪

说明：使用 Xilinx 的 FPGA 做的音频信号分析仪,附详细说明及 VHDL 源程序.
<xyz543> 在 2011-06-30 上传 | 大小：16.39mb | 下载：0

[VHDL编程] mysopc

说明：基于友晶DE0开发板做的NiosII最小系统，主要是修正了开发板上闪存连线错误，已经测试过，烧到DE0里面就直接可以跑了。SDRAM和FLASH存储器都可以正常运行，里面还有一个用于点亮LED的小程序，是用软核实现的，从而证明该最小系统可以正常运行，其余的扩展可以自行开发-Friends of grain-based development board to do NiosII DE0 minimum system, mainly Fi
<周磊> 在 2024-12-26 上传 | 大小：16.35mb | 下载：0

[VHDL编程] FPGA-Prototyping-By-Verilog-Examples

说明：通过Verilog例子了解FPGA原型设计（书和源码）-FPGA Prototyping By Verilog Examples
<guorui> 在 2024-12-26 上传 | 大小：16.41mb | 下载：2

[VHDL编程] FPGA-Prototyping-By-Verilog-Examples

说明：<FPGA Prototyping By Verilog Examples>是Verilog指导性的书籍，这个压缩文件包含了PDF格式的电子书和书中的源代码，对于您的学习会有很大帮助。-<FPGA Prototyping By Verilog Examples> Verilog guidance books, The compressed file contains a PDF format e-books an
<郑通> 在 2024-12-26 上传 | 大小：16.4mb | 下载：0

[VHDL编程] SharpSharpSharpodd_divide_frequency

说明：该语言的功能是实现奇数分频，以7分频为例~希望对需要者有用~-The language function is odd division, divided to hope useful for those who need to
<sml> 在 2024-12-26 上传 | 大小：16.39mb | 下载：0

[VHDL编程] lab6

说明：在赛灵思的Spartan-3E开发板上做的跑马灯项目，用switch开关控制跑马灯类型-Marquee project in Xilinx Spartan-3E development board to do the switch switch control Marquee type
<> 在 2024-12-26 上传 | 大小：16.38mb | 下载：0

[VHDL编程] SCHK

说明：10位序列检测器，有序列产生，分频器，按键消抖，序列检测，数码管扫描等几个模块构成，设计天津工业大学课程设计-10 sequence detector with sequence generation, dividers, key debounce, sequence detection, digital scanning, and several other modules, curriculum design, Tianjin Po
<ai> 在 2024-12-26 上传 | 大小：16.38mb | 下载：1

[VHDL编程] noise-cancellation

说明：脉冲噪声消除 对输入数据循环累加并求平局比较-noise cancellation source code
<ssaaa> 在 2024-12-26 上传 | 大小：16.4mb | 下载：0

[VHDL编程] SoCKIT_Materials_14.0

说明：SocKit FPGA with ARM core -SocKit FPGA with ARM core
<Neddy> 在 2024-12-26 上传 | 大小：16.37mb | 下载：0

[VHDL编程] 用vhdl写实用96例子

说明：用vhdl写实用96例子, 有RAM，PID 等(Using VHDL to write practical examples of 96, there are RAM, PID and so on)
<朱朱8 > 在 2024-12-26 上传 | 大小：16.36mb | 下载：0

[VHDL编程] vote

说明：设计一个100人投票器，超过70人算通过，用verilog语言设计(Design a 100 person voter, more than 70 people passed, using Verilog language design)
<vsslms > 在 2024-12-26 上传 | 大小：16.37mb | 下载：0

[VHDL编程] mul8

说明：用verilog设计了一个两个8位二进制数的乘法器(A multiplier of two 8 bit binary numbers is designed with Verilog)
<vsslms > 在 2024-12-26 上传 | 大小：16.38mb | 下载：0