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[VHDL编程data_rom

说明:正弦信号发生器,用VHDL来完成,抗干扰能力较强,-Sinusoidal signal generator, using VHDL to accomplish, a strong anti-interference ability,
<朱翔捷> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程fpga_mcu

说明:fpga_mcu,FPGA与单片机通信接口程序,VHDL写的,是FPGA块用的-failed to translate
<kevin> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程trafficlight

说明:交通指示灯程序,VHDL语言,用于爱迪克实验箱模拟实验。-Traffic light program, VHDL language, for me love Dick simulation experiment.
<kinglg> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程multi

说明:VHDL Multiplier RTL code-VHDL Multiplier RTL code
<Anil Kumar Saini> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程WRCTRL

说明:this VHDL Program get a 64 bit data and send it to a SDRAM-controller block to write into SDRAM and then get a 64bits data from SDR-block
<Taher Aghazadeh> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程fenpin

说明:
<qian> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程stopwatch

说明:The program is written in verilog to accomplish functions of a stopwatch. It can be implemented in Xilinx FPGA spartan 3 board.
<flyingwings> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程HG_chufaqi_clajiafaqi

说明:VHDL基-16位的无符号除法器,超前进位加法器可改位数。-VHDL-based-16 bit unsigned divider, CLA can be the median.
<Huanggeng> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程fuzzy_inference

说明:VHDL模糊PID控制器模糊推理,推理结果:直接用经验值输出。-Fuzzy PID controller VHDL fuzzy reasoning, reasoning results: the direct use of the experience of the value of output.
<Huanggeng> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程shuzipinlvjiVHDL

说明:功能:频率计。具有4位显示,能自动根据7位十进制计数的结果,自动选择有效数据的 --高4位进行动态显示。小数点表示是千位,即KHz-Features: frequency meter. With four shows that will automatically count 7 the results of the metric system to automatically select a valid data
<ywb> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程FPGA_Interview_Book_Title

说明:在信威dsp软件面试、汉王笔试、扬智电子笔试、新太硬件面题时的题目-Xinwei dsp software in the interviews, written Hanwang, ALi electronic written, the new hardware side too, when the topic title
<王男> 在 2025-01-20 上传 | 大小:2kb | 下载:0

[VHDL编程homework32

说明:这是32位移位寄存器,是用verilog编写的,能够实现从1到31位的左或右的移位-This is a 32-bit shift register, is prepared verilog, can be realized from the 1-31 shift left or right
<杨恋> 在 2025-01-20 上传 | 大小:2kb | 下载:0
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