[VHDL编程] cnt24_t

说明：这是二十四进制计数器的源程序，有需要的同学可以参照一下！-This is 24 hexadecimal counter source, needy students can refer to you!
<逗号> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] ps

说明：RS(204,188)译码器的设计 异步FIFO设计 伪随即序列应用设计 CORDIC数字计算机的设计 CIC的设计 除法器的设计 加罗华域的乘法器设计-RS (204188) decoder design of asynchronous FIFO design application design sequence was pseudo-CORDIC design of digital computer des
<苏晓东> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] SYNTHPIC.ZIP

说明：The Synthetic PIC Verion 1.1 This a VHDL synthesizable model of a simple PIC 16C5x microcontroller. It is not, and is not intended as, a high fidelity circuit simulation. This package includes the follow
<likui> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] zy

说明：这是一个vhdl的例子 ，可以实现密码锁-This is a VHDL example, you can achieve it locks work
<光芒电子> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] jtd

说明：这个是用verilog语言编写的基于FPGA的交通灯控制器，分别控制四个方向上的交通灯的通断-The verilog language is FPGA-based traffic light controller, respectively, the four direction control of traffic lights-off
<jyb> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] 2

说明：FPGA设计中几个基本问题的分析及解决 多时钟系统，时钟设计，时钟歪斜，门控时钟，毛刺信号及其消除，FPGA中的延时设计，FPGA设计应注意的其它问题-FPGA design analysis of a few basic questions and solve multi-clock system, clock design, clock skew, clock gating, and the elimination of bur
<江凯> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] lab3_VHDL

说明：VHDL数字系统设计和工程实践2，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice, one that contains principles, truth table and schematic, as well as VHDL source code.
<wangfeijum> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] fifo

说明：这个是我自己写的同步fifo ,供大家参考学习-this the syn-fifo,including testbench
<白桦> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] FFT_matlab_hdl_code

说明：FFT 的MATLAB仿真，和Verilog硬件实现-FFT : MATLAB and Verilog simulation
<李风飞> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] four_bit_full_adder_with_time_analysis

说明：four bit adder with time analysis and testbench
<ahmed> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] method

说明：i need to refer and search for calculator verilog.hope i can find answer from it.
<Mei juan> 在 2025-02-27 上传 | 大小：47kb | 下载：0

[VHDL编程] recuart_50m

说明：本代码功能为实现接收PC发送的串口数据功能 程序通过quartusII 8.1编译，使用verilog语言编写。 可在彬杰科技*BJTECH公司基于altera epm240的开发板上验证。 （开发板网址http://item.taobao.com/auction/item_detail-0db1-69fe7069aa3ba544abf783bc4427b377.htm） 有需要的朋友可以下载参考-The code fu
<huangbin> 在 2025-02-27 上传 | 大小：47kb | 下载：0