[VHDL编程] 异步FIFO的VERILOG实现（格雷码）

说明：使用格雷码实现异步FIFO
<fan_tiger@163.com> 在 2009-10-29 上传 | 大小：151.21kb | 下载：1

[VHDL编程] VHDL CPU部件

说明：包括一个简单的ALU和一些寄存器、ROM的设计。有一些以TXT文件格式存在，用的时候只要改一下格式即可。
<terminatorsong@gmail.com> 在 2011-05-08 上传 | 大小：151.89kb | 下载：0

[VHDL编程] masser_AC97

说明：ac97 VHDL core
<ken> 在 2025-04-08 上传 | 大小：151kb | 下载：0

[VHDL编程] alu_vlog

说明：学习使用HDL Bencher生成测试积累，并直接调用ModelSim进行仿真的方法.-learning HDL Bencher generate test accumulation, and called directly ModelSim simulation methods.
<yiyi> 在 2025-04-08 上传 | 大小：151kb | 下载：0

[VHDL编程] FPGA-CPLD_DesignTool(example3-4)

说明：FPGA-CPLD_DesignTool,事例程序3-4陆续上传请需要的朋友下载-FPGA-CPLD_DesignTool. 3-4 examples procedures have requested upload download a friend in need
<磊> 在 2025-04-08 上传 | 大小：151kb | 下载：0

[VHDL编程] MastersThesisPreliminaryReport

说明：developmentof a reconfigurable muti-protocol verification environment using uvm methodology
<王小米> 在 2025-04-08 上传 | 大小：152kb | 下载：0

[VHDL编程] kairukaichu

说明：电力系统保护装置中使用的开入开出程序，只需要修改地址便可以跟DSP等配合使用。-The use of open power system protection device in a program, only need to modify the address can be used with DSP together.
<wangfei> 在 2025-04-08 上传 | 大小：152kb | 下载：0

[VHDL编程] qudou

说明：机械开关的去抖电路，去除因抖动造成的问题-Mechanical switch debounce circuit, removing problems caused due to jitter
<常盛杰> 在 2025-04-08 上传 | 大小：152kb | 下载：0

[VHDL编程] Clk50M_div_1HZ

说明：分频实验，将50M时钟分频为1HZ，输出LED1，闪亮-Crossover experiment, 50M clock divider is 1HZ, output LED1, shiny
<王鸿雪> 在 2025-04-08 上传 | 大小：152kb | 下载：0

[VHDL编程] Clk50M_div_1HZ

说明：在FPGA上实现分频功能，最小可分辨1赫兹-clock divide
<解剑絮> 在 2025-04-08 上传 | 大小：152kb | 下载：0

[VHDL编程] PWM

说明：通过设置时钟实现脉冲宽度调制的verilog代码及测试(By setting the clock to achieve pulse width modulation of the Verilog code and test)
<老虎szjwl > 在 2025-04-08 上传 | 大小：152kb | 下载：0

[VHDL编程] UVM验证平台搭建

说明：搭建uvm验证平台,通用验证平台结构和搭建流程介绍(How to build a common UVM verification platform?An easy and useful method is instroduced here.)
<cicighy> 在 2025-04-08 上传 | 大小：152kb | 下载：0