[VHDL编程] 7_4859_1

说明：卡内基梅陇大学verilog课程讲义,希望大家能够喜欢！-Verilog University of Paisley and Adams Carnegie Course Training Manual, we hope to love!
<张新> 在 2025-04-30 上传 | 大小：229kb | 下载：0

[VHDL编程] pll

说明：用verilog实现奇数分频器程序，通过仿真验证-Odd divider program is verified by simulation with verilog
<蚩建峰> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] vslides

说明：超级经典的面向最终结构优化的verilog编码模式，必须推荐。-a reference for writting optimized verilog code
<王dl> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] AD9912example-code

说明：ad9912驱动源程序，以证明可以用，稳定输出一定频率信号-ad9912 driver source code, can be used to demonstrate stable output frequency signal
<邹安澜> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] counter

说明：计数器源代码和测试文件 基于ISE10.1-Counter source code and test files based ISE10.1
<mayunfeng> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] multiplying-unit

说明：FPGA/CPLD开发，基于VHDL语言的乘法器的实现，数码管显示-FPGA/CPLD development, based on the realization of VHDL language multipliers, digital display
<刘志芳> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] jiaotongdeng

说明：十字路*通灯的控制，用fpga实现，verilog语言，可实现两个方向红绿黄左拐灯的控制。-Control crossroads traffic lights, with the fpga realize, verilog language, can achieve control of red, green and yellow in both directions left lamp.
<allen> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] vhdl-bjq

说明：用vhdl语言编写表决器程序，通过代码实现来实现，采用三种实现方式。-Voting procedures used to write vhdl language code
<秦娜娜> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] key_led

说明：读取按键信号实验 如果按下的是key1,那么点亮LED1 如果按下的是key2,那么点亮LED1-LED2 以此类推，如果下按key8，那么全部点亮8个led-Reads the key signal experiment If you press the key1, then lit LED1 If you press the key2, then lit LED1-LED2 So, if the next p
<徐驰> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] crc32

说明：该文件主要描述的是crc算法的实现，是8bit输入，输出的是32bit的crc校验码-The document is to achieve crc algorithm described is 8bit input, the output is a 32bit crc checksum
<音速小飞> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] mac_layer_switch_latest.tar

说明：source code for Ethernet logic
<tjayaprakash> 在 2025-04-30 上传 | 大小：230kb | 下载：0

[VHDL编程] PLL_test

说明：用FPGA实现锁相环分频，将基准时钟频率通过PLL核分频生成多种时钟生成。(Phase-locked loop with FPGA to achieve frequency division, the frequency of the reference clock through the PLL core frequency to generate a variety of clock generation.)
<棋墨黑白> 在 2025-04-30 上传 | 大小：230kb | 下载：0