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[VHDL编程] b8bit_adder
说明:8位的加法器设计,分4个工程完成的,用的是Quartus II软件。-eight of the adder design, four hours to complete the project, using the Quartus II software.<jk> 在 2025-02-28 上传 | 大小:508kb | 下载:0
[VHDL编程] RS-decoder
说明:RS 解码器主要包括以下5 个主要部分:伴随式计算、计算错误位置和错误值多项式、 钱搜索计算错误位置、福尼算法计算错误值和纠正解码输出。-RS decoder includes the following five main parts: With style, calculated error location and error value polynomial, Calculated error location sea<lee> 在 2025-02-28 上传 | 大小:509kb | 下载:0
[VHDL编程] VHDLrsjiemaqi
说明:设计中国移动多媒体广播中的RS解码器,该RS码采用码长为240字节的RS(240, K)截短码-RS decoder design in China Mobile Multimedia Broadcasting<陈大伟> 在 2025-02-28 上传 | 大小:509kb | 下载:0
[VHDL编程] 扰码器Verilog
说明:实现扰码的功能,主要为64位在pcs子层传输的扰码器设计(To achieve the functions of scrambling code)<不会飞的小胖> 在 2025-02-28 上传 | 大小:509kb | 下载:0