[VHDL编程] fpgafft

说明：用fpga实现dsp 的fft算法 其中有几个文档文件和用vhdl写的1024点的fft代码-FPGA dsp realize using the fft algorithm which has a number of document files and the use of VHDL to write the 1024 point fft code
<阿斯顿> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] cic_compiler_ds613

说明：cic_compiler_ds613 xilinx technology documents
<feng zhenwei> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] FPGAFFT

说明：1024个蝶形算法，将时域的性质转换到频谱-1024 butterfly algorithm
<zhoushou> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] frequency

说明：数字频率计，测量范围0-1GHZ,测周测频自动转换，精度极高，花了很长时间，不过还是有一点点小问题，有待改进.-Digital frequency meter, range 0-1GHZ, automatic conversion measured weekly frequency measurement, high precision, took a long time, but still a little small proble
<刘懿锋> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] manin

说明：频率及设计，涉及一个1-9999的四位频率计，功能硬功，在XINLIUX下实现-Frequency and design
<bruce lee> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] counter

说明：FPGA编程，用Verilog语言实现4位累加器功能-The FPGA programming, realize four accumulator with Verilog language features
<龚俊> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] traffic_light

说明：交通灯控制，分为6个状态，状态1：复位，所有的灯熄灭；状态2：东西绿南北红维持15s时间；状态3：东西黄南北红维持5s时间；状态4：东西红南北绿维持15s时间；状态5：东西红南北黄维持5s时间；状态6：所有变为红灯维持5s时间。各个状态时间可修改，备注清晰-Traffic light control, divided into six states, state 1: reset, all the lights went out 2
<李亚文> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] cdma_sim

说明：cdma直接扩频系统，扩频码长度可配置，码速率可配置，仿真已经通过-CDMA
<> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] Serial_Adder

说明：注意：是verilog语言写的 一bit的全加器，实现4位数的串行加法器，一个时钟能完成一次一bit的全加-Note: It is verilog language to write a bit full adder, to achieve four-digit serial adder, a clock can be completed once a bit full adder
<> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] can-sja1000

说明：CAN总线开发代码，FPGA与sja1000通信，可实现CAN的接收和发送。-The FPGA and the sja1000 CAN bus development code, communication, which CAN realize the CAN send and receive.
<孙海洋> 在 2025-02-27 上传 | 大小：522kb | 下载：0

[VHDL编程] traffic-light

说明：（1） Divid 模块：1Hz 分频模块，开发板提供50MHz 的系统时钟，而该设计交通灯 转换以秒为计时单位，对50MHz 分频得到1Hz 脉冲信号。 （2） Divid_200 模块: 200Hz 分频模块,用于产生动态扫描模块的时钟。一个数码管 稳定显示要求的切换频率要大于50Hz，那么4 个数码管则需要50×4＝200Hz 以上 的切换频率才能看到不闪烁并且持续稳定显示的字符，因而扫描频率设定为 200Hz
<panda> 在 2025-02-27 上传 | 大小：521kb | 下载：0

[VHDL编程] LwIP_hw_platform_0_wrapper_0

说明：Vivado hardware platform files for sdk to implement LwIP
<bk2000> 在 2025-02-27 上传 | 大小：522kb | 下载：0