[VHDL编程] RS232

说明：本实验实现PS/2接口与RS-232接口的数据传输， PS/2键盘上按下按键，可以通过RS-232自动传送到主机的串口调试终端上（sscom32.exe）； 并在数据接收区显示接收到的字符。 串口调试终端的设置：波特率115200，一个停止位，无校验位。-Realize this experiment, PS/2 interface with RS-232 data interface, PS/2 keyboard to p
<李华> 在 2025-02-14 上传 | 大小：713kb | 下载：0

[VHDL编程] verilog_design_a_simple_cpu

说明： 用verilog设计一个简单的cpu系统-Verilog design with a simple cpu system
<jiangp> 在 2025-02-14 上传 | 大小：713kb | 下载：0

[VHDL编程] FIFO

说明：vhdl code for FIFO memory with controler
<Mihai> 在 2025-02-14 上传 | 大小：713kb | 下载：0

[VHDL编程] i2c

说明：I2C接口程序，整个工程文件，文人已仿真，下载，在ＦＰＧＡ上测试成功 verilo语言-I2C interface programme,the whole project file,I have simulated and tested in FPGA successfully .verilog language.
<王建伟> 在 2025-02-14 上传 | 大小：713kb | 下载：0

[VHDL编程] pwm_key

说明：用fpga ep2c8Q208实现的按键可控PWM信号发生器 （按键加了消抖模块，PWM寄存器位宽为32位）-Achieved with the fpga ep2c8Q208 PWM control signal generator key (key plus the debounce module, PWM register bit width is 32 bits)
<Johnny chen> 在 2025-02-14 上传 | 大小：713kb | 下载：0

[VHDL编程] music_player

说明：用Verilog语言在FPGA上实现了音乐播放这一功能。预先将音乐《北京欢迎你》转换保存到FPGA的ROM中，由设计的音乐播放器按时序读出数据，予以播放。-Using Verilog language in FPGA realize the function of playing music.The music of "welcome to Beijing" was transformed and saved in FPGA ROM,
<姜伟> 在 2025-02-14 上传 | 大小：713kb | 下载：1

[VHDL编程] RAM

说明：altera FPGA上的RAM源码 单端口结构 -the RAM the source single port structure altera FPGA
<lenovo> 在 2025-02-14 上传 | 大小：714kb | 下载：0

[VHDL编程] VHDL_uart

说明：用xilinx的FPGA-spartan3E实现uart，固定波特率9600，偶校验，系统时钟50MHz，能够实现将从串口调试助手发送到FPGA的数据重新发回串口调试助手-using xilinx s FPGA-spartan3E to implement uart with a baudrate of 9600, even parity check. The system frequency is 50MHz.It can turn
<john> 在 2025-02-14 上传 | 大小：714kb | 下载：0

[VHDL编程] sin_10k

说明：基于FPGA的利用rom进行查询的方式生成一个频率为10KHZ的sin信号，编译成功，并实现功能仿真。-Query based on the the FPGA use of rom generate a frequency of 10 kHz sin signal, compiled successfully and to achieve functional simulation.
<二妮子> 在 2025-02-14 上传 | 大小：714kb | 下载：0

[VHDL编程] i2c

说明：iic总线编写例，可以借鉴使用，编程Verilog语言。-iic bus prepare cases, you can learn to use Verilog programming language.
<谢凯聪> 在 2025-02-14 上传 | 大小：713kb | 下载：0

[VHDL编程] segment

说明：vhdl code for segment
<Paul Jun> 在 2025-02-14 上传 | 大小：714kb | 下载：0

[VHDL编程] wiegand

说明：Wiegand encoder Recive card number Save card number Mach saved and recived card number Resolve access status
<Sandro> 在 2025-02-14 上传 | 大小：714kb | 下载：0