资源列表
[VHDL编程] Verilog-HDL
说明:《Verilog-HDL实践与应用系统设计》一书中的光盘源文件- Verilog-HDL practice and application of system design, a book on CD-ROM source file<范田田> 在 2025-04-25 上传 | 大小:753kb | 下载:0
[VHDL编程] VHDL-Finished-Homework
说明:有闹钟功能,可以定时的电子时钟,还可以设定定时时间-Have alarm clock function, the electronic clock timer, you can also set the regular time<liaojiawen> 在 2025-04-25 上传 | 大小:753kb | 下载:0
[VHDL编程] inout_test
说明:there are two madules,both of them contain an inout port,As module1 sends out data on its inout port,the inout port on second module would be an input,and vice versa<Behzad> 在 2025-04-25 上传 | 大小:754kb | 下载:0
[VHDL编程] PipelineCPU2
说明:Modulsim下Verilog写的五级流水线32位简易CPU-five level pipeline CPU written in Verilog.<tiancai> 在 2025-04-25 上传 | 大小:754kb | 下载:0
[VHDL编程] shuziCLOCK
说明:基于FPGA的数字钟程序,结构思路清晰,适合初学者-the clock for FPGA<汪中> 在 2025-04-25 上传 | 大小:754kb | 下载:0
[VHDL编程] chuankou
说明:基于fpga和stc15L408ad单片机的串口通信程序,一次可发送16位-Stc15L408ad based fpga and microcontroller serial communication procedures, one can send 16<liaojinbao> 在 2025-04-25 上传 | 大小:755kb | 下载:0
[VHDL编程] E4_7_IIRCas
说明:完成iir滤波器的相关设计,同时利用数据测试该模块的正确性,对其进行仿真,观察其波形。(Complete the design of IIR filter, and use the data to test the correctness of the module, to simulate it and observe its waveform.)<勇敢的我 > 在 2025-04-25 上传 | 大小:755kb | 下载:1
[VHDL编程] hdl-2015_r2.tar
说明:AD9361 IP核,Linux版本,Vivado2015.2(AD9361 IP core, used on Linux, Vivado2015.2)<小陈3 > 在 2025-04-25 上传 | 大小:754kb | 下载:0