资源列表
[VHDL编程] fpga-dm9000a
说明:一个项目工程,硬件包含XINLINX FPGA,配置FLASH,串口,SDRAM,与以太网芯片DM9000A,实现数据采集,以太网传输,电路验证完全正确,请放心使用,SPARTAN 3E 的BGA引脚320个,不容易布板,可以参考使用的。要FPGA实现网络通信也可以参考电路,B因为产品升级了所以公开原来的电路的。 -A project engineering, hardware contains XINLINX FPGA, config<rong> 在 2025-02-09 上传 | 大小:894kb | 下载:1
[VHDL编程] Advanced_verilog_coding
说明:高级verilog编程实现讲义,全英文讲义 -Senior verilog programming lecture notes, handouts in English<段可> 在 2025-02-09 上传 | 大小:893kb | 下载:0
[VHDL编程] addcharacter
说明:字符叠加,在视频上叠加显示时间和汉字,并能控制移动-Character overlay, superimposed on the video display of time and characters, and can control the movement<张振> 在 2025-02-09 上传 | 大小:893kb | 下载:0
[VHDL编程] async_reset_dff
说明:异步复位的D触发器 vhdl fpga xilinx spartan-3e-D flip flop async-reset vhdl fpga xilinx spartan-3e<朱飞亚> 在 2025-02-09 上传 | 大小:893kb | 下载:0
[VHDL编程] Deco7seg
说明:uso de display en lenguaje VHDL<alexis velasyegui> 在 2025-02-09 上传 | 大小:893kb | 下载:0
[VHDL编程] DLX-pipeline-in-verilog
说明:verilog实现DLX指令集5段流水线-5 stage DLX pipeline implemented in verilog<陈祥> 在 2025-02-09 上传 | 大小:894kb | 下载:0
[VHDL编程] 24chdetcpld
说明:CPLD 24个通道循环检测有时序可控制反馈回路时间差-24-channel detector has a feedback loop to control the timing<lixiang> 在 2025-02-09 上传 | 大小:894kb | 下载:0
[VHDL编程] ADC_DAC_V2.0_EP2C35Q240C8
说明:基于vhdl的AD DA 高速转换,EP3C25Q240-Based vhdl of AD DA conversion speed, EP3C25Q240<刘诗男> 在 2025-02-09 上传 | 大小:894kb | 下载:0