[VHDL编程] duogongnengdianzizhong

说明：具有整点报时功能,整点时响铃5s。具有控制启动和关闭功能。 具有调整起床铃,熄灯铃时间的功能。 具有调整打铃时间长短和间歇时间长短的功能。 -with whole point timekeeping function, the whole point ringing 5s. Have control startup and shutdown functions. Get up with adjustments bell, l
<吴声炬> 在 2025-02-08 上传 | 大小：919kb | 下载：0

[VHDL编程] uart_regs

说明：uart_regs core目录下为Altera的IP宏功能模块-Altera IP uart_regs core
<寻宝人> 在 2025-02-08 上传 | 大小：919kb | 下载：0

[VHDL编程] rafal2

说明：VHDL project for FPGA SPartan 3 using IseWebpack 10.1. This is an implemetation of FSM for testing 7 segment with dot point 4 digit LED display.
<nukom> 在 2025-02-08 上传 | 大小：919kb | 下载：0

[VHDL编程] Luces_Secuenciales

说明：SEQUENTIAL LIGHTS WITH STROBER EFFECT IN VHDL FOR FPGA
<cesarchirri> 在 2025-02-08 上传 | 大小：919kb | 下载：0

[VHDL编程] uart_regs

说明：an uart example for verilog-an example for verilog
<chenxiao> 在 2025-02-08 上传 | 大小：920kb | 下载：0

[VHDL编程] Fast-adder-design-using-verilog

说明：用Verilog设计各种快速加法器（四位先行进位加法器、选择进位加法器、流水线加法器）-Verilog design all kinds of fast adder (four first adder, select adder pipelined adder)
<zhxuqin> 在 2025-02-08 上传 | 大小：919kb | 下载：0

[VHDL编程] uart_regs

说明：通过动手实践，熟悉使用Quartus II设计FPGA的方法-By hands-on practice, familiar with the method of using Quartus II design FPGA
<凉均兄> 在 2025-02-08 上传 | 大小：920kb | 下载：0

[VHDL编程] RGLight

说明：本程序是基于VHDL的模拟交通灯程序，程序开发环境为ISE-This program is based on the the VHDL simulation traffic lights program, the program development environment for ISE
<王丽莉> 在 2025-02-08 上传 | 大小：920kb | 下载：0

[VHDL编程] another

说明：这是一个用数码管显示的verilog语言描述的数字秒表，且引脚已经分配完毕，基于DE2，可直接下载到板子上使用-This is a digital stopwatch with digital display verilog language described, and the pins have been fully allocated, based DE2, can be directly downloaded to the bo
<小草帽> 在 2025-02-08 上传 | 大小：920kb | 下载：0

[VHDL编程] calculator

说明：利用verilog和vhdl两种语言写作的计数器，还有个性化设计模块，利用quartusii平台写作。-Use verilog and vhdl counter writing in two languages, as well as personalized design module, using the platform quartusii writing.
<程煜河> 在 2025-02-08 上传 | 大小：919kb | 下载：0

[VHDL编程] component_timer_counter

说明：Quartus环境下基于VHDL元件例化的数字钟程序-Zhong Chengxu digital VHDL component instantiation based on Quartus environment
<祁红学> 在 2025-02-08 上传 | 大小：920kb | 下载：0

[VHDL编程] DHT11

说明：verilog实现DHT11温湿度的读取(The realization of DHT11 temperature and humidity reading by Verilog)
<iseaad> 在 2025-02-08 上传 | 大小：920kb | 下载：0