[VHDL编程] adder

说明：加法器设计，详细的设计步骤-Adder design, detailed design steps
<longcheng> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] divider

说明：除法器设计，有详细的步骤-Design of divider, detailed steps
<longcheng> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] mul

说明：伽罗华域GF（q）乘法器 有详细的步骤-Galois field ( q ) multiplierer
<longcheng> 在 2025-02-01 上传 | 大小：2kb | 下载：1

[VHDL编程] common-mul

说明：常用乘法器设计,有详细的步骤-Common multiplier design；
<longcheng> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] de_dect

说明：LIFT CONTR0LLER...DESIGNED WITH FINITE STATE MACHINE WITH MOORE MACHINE
<siddarth> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] Oalttclkloockc

说明：倍频锁频，VHDL程序源码，运行正确确，可修改性强，最优处理 -Multiplier locked, VHDL program source code, run the correct indeed, can modify the strong, the optimal treatment
<偏见> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] RTL

说明：频率检测模块，停止检测可设10K~100K，低频检测1M，高频检测5M。用于7816通讯模块-Frequency detection module, the stop detection can be set to 10K to 100K, low-frequency detection 1M, high-frequency detection 5M. For 7816 communication module
<njusj> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] 17_parity

说明：奇偶校验器，对八位二进制数据及其奇偶校验位的输入进行校验，输出正确的奇偶校验位。-Parity, eight binary data and its parity bit input calibration, and output the correct parity bit.
<叶杉> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] lcd-driver

说明：针对EP2C5-8NIOS开发板的LCD驱动源代码-LCD driver
<环海蛟龙> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] lcd12864

说明：不带驱动的12864LCD的显示程序，能够显示一行，如果显示多行则修改相应的数组和扫描扫描数组即可-a VHDL program of 12864lcd without drivers and this program can show a single line of characters. If more than one line need to be showed, change the array and the order
<liaojie> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] HDL_Code

说明：These are the hdl codes designed and tested in modelsim.
<Nitish> 在 2025-02-01 上传 | 大小：2kb | 下载：0

[VHDL编程] AM2901

说明：16为的AM2901的VHDL实现，是一个简单的vhdl实现代码-16-bits AM2901
<吴浩> 在 2025-02-01 上传 | 大小：2kb | 下载：0