[VHDL编程] EDA

说明：数字钟的实现 FPGA上运行 VHDL编写-Digital clock running on the FPGA to achieve the preparation of VHDL
<周蕾> 在 2024-12-27 上传 | 大小：16.35mb | 下载：1

[VHDL编程] mysopc

说明：基于友晶DE0开发板做的NiosII最小系统，主要是修正了开发板上闪存连线错误，已经测试过，烧到DE0里面就直接可以跑了。SDRAM和FLASH存储器都可以正常运行，里面还有一个用于点亮LED的小程序，是用软核实现的，从而证明该最小系统可以正常运行，其余的扩展可以自行开发-Friends of grain-based development board to do NiosII DE0 minimum system, mainly Fi
<周磊> 在 2024-12-27 上传 | 大小：16.35mb | 下载：0

[VHDL编程] chu_fpga_prototyping_using_verilog_examples_huyho

说明：interesting book about verilog and fpga with many useful example
<ngocphukmt> 在 2024-12-27 上传 | 大小：16.32mb | 下载：0

[VHDL编程] VLSI-Digital-Signal-Process

说明：这是一本介绍超大规模集成电路设计的书籍，相信会有帮助-This is an introductory VLSI design books, I believe will be helpful
<renee> 在 2024-12-27 上传 | 大小：16.34mb | 下载：0

[VHDL编程] 100vhdl

说明：用vhdl语言学习100例，适合硬件编程的初级学者。-The vhdl language learning 100 cases suitable hardware programming junior scholars.
<Jiangchao Yao> 在 2024-12-27 上传 | 大小：16.34mb | 下载：0

[VHDL编程] SCHK

说明：10位序列检测器，有序列产生，分频器，按键消抖，序列检测，数码管扫描等几个模块构成，设计天津工业大学课程设计-10 sequence detector with sequence generation, dividers, key debounce, sequence detection, digital scanning, and several other modules, curriculum design, Tianjin Po
<ai> 在 2024-12-27 上传 | 大小：16.38mb | 下载：1

[VHDL编程] SoCKIT_Materials_14.0

说明：SocKit FPGA with ARM core -SocKit FPGA with ARM core
<Neddy> 在 2024-12-27 上传 | 大小：16.37mb | 下载：0

[VHDL编程] Sparten6-CODE-_Verilog

说明：基于xilinx 厂商的FPGA硬件的开发源代码，包括UART,SPI,以太网通信-The development of FPGA hardware based on xilinx manufacturers source code, including the UART, SPI, Ethernet communication and so on
<wangxiao> 在 2024-12-27 上传 | 大小：16.33mb | 下载：0

[VHDL编程] paobiao

说明：使用verilog实现跑表计时功能,已经验证过，能够实现功能-Use verilog to achieve run time function
<yang> 在 2024-12-27 上传 | 大小：16.32mb | 下载：0

[VHDL编程] 用vhdl写实用96例子

说明：用vhdl写实用96例子, 有RAM，PID 等(Using VHDL to write practical examples of 96, there are RAM, PID and so on)
<朱朱8 > 在 2024-12-27 上传 | 大小：16.36mb | 下载：0

[VHDL编程] vote

说明：设计一个100人投票器，超过70人算通过，用verilog语言设计(Design a 100 person voter, more than 70 people passed, using Verilog language design)
<vsslms > 在 2024-12-27 上传 | 大小：16.37mb | 下载：0

[VHDL编程] mul8

说明：用verilog设计了一个两个8位二进制数的乘法器(A multiplier of two 8 bit binary numbers is designed with Verilog)
<vsslms > 在 2024-12-27 上传 | 大小：16.38mb | 下载：0