[VHDL编程] Led_seg7

说明：本文件给出了一个七段数码管的verilog代码，并附上测试代码。-This document gives a seven-segment digital tube verilog code, and attach the test code.
<秦艳召> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] dualram

说明：本文件给出了一种双口RAM的代码，开发语言为verilog。测试可用，欢迎下载-This document gives a dual-port RAM code verilog development language. Test is available, welcome to download
<秦艳召> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] AsgPart4

说明：verilog prormmaing language exercises, introduction-verilog prormmaing language exercises, introduction
<topfun> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] Chinese_music_play

说明：基于FPGA实现开发的中国古曲《高山流水》蜂鸣音乐，采用verilog实现。-" Mountain and Flowing Water" beep music based on the classic Chinese music FPGA implementation developed using verilog achieve.
<小梦> 在 2024-11-20 上传 | 大小：1kb | 下载：1

[VHDL编程] Autoseller_verilog

说明：基于FPGA实现的自动售货机，采用verilog语言实现-Vending machines based on FPGA verilog language
<小梦> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] HalfbandDec

说明：基于FPGA开发的11阶半带升余弦FIR滤波器，用在阅读器基带滤波时的抽取滤波器使用，采用verilog语言实现。-Raised cosine FIR filter based FPGA development 11 order of half-band decimation filter used in reader baseband filtering, using verilog language implementation.
<小梦> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] sequence_detect

说明：串行数据检测器，检测数据中是否存在10010，用FSM编写，在modelsim中仿真通过，功能上符合要求-Serial data detector detects data exists 10010, with FSM write, through simulation in modelsim functionality required
<liangldai> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] syn_FIFO

说明：同步FIFO，主要用于数据缓存，给异步FIFO打下基础，是个不错学习例子，在ncverilog中仿真通过-Synchronous FIFO, mainly used for the data cache, and lay the foundation to the asynchronous FIFO, is a good example of learning through simulation in ncverilog
<liangldai> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] drink_sell_machine

说明：用verilog HDL编写的投币机，能实现单种饮料的够买找零-Written in verilog HDL slot machines, enough to buy a single beverage give change
<liangldai> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] divider

说明：VERILOG编写的24位除法器代码核，是FPGA或者ASIC设计中的一核心计算模块。-VERILOG written 24 divider code nuclear FPGA or ASIC design in a core module.
<Solomon> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] sqrt

说明：VERILOG描述的开平方模块核，开方运算是FPGA或ASIC设计中所需要的核心运算模块。-VERILOG descr iption of open square modules nuclear root operation is the core computing module FPGA or ASIC design.
<Solomon> 在 2024-11-20 上传 | 大小：1kb | 下载：0

[VHDL编程] float

说明：基于Verilog HDL的32位浮点运算加法器的源代码。-Based on the 32-bit floating point adder in Verilog HDL source code.
<朱文> 在 2024-11-20 上传 | 大小：1kb | 下载：0