[VHDL编程] DE2

说明：使用 DE2板制作的多功能数字钟，含有选择功能，秒表，电子表，闹钟，用7-segment LED液晶显示，可以通过LCD看当时状态 附有仿真波形--Clk_Div,- Mode_Select,-Watch,-stop_watch,-Lcd_Module,-Total_Out source code，Simulation waveform
<赵香君> 在 2024-10-13 上传 | 大小：3694592 | 下载：0

[VHDL编程] 1

说明：基于FPGA实现FIR数字滤波器的研究 -FPGA-based realization of FIR digital filter FPGA-based realization of FIR digital filter
<南才北往> 在 2024-10-13 上传 | 大小：3694592 | 下载：0

[VHDL编程] hdlc

说明：HDLC接口协议的FPGA实现使用verilog-design of HDLC
<hanjinchao> 在 2024-10-13 上传 | 大小：3697664 | 下载：0

[VHDL编程] sdram_control.RAR

说明：基于XILINX FPGA的SDRAM 控制器代码。VERILOG HDL代码编写-SDRAM CONTROLER
<bigchop ma> 在 2024-10-13 上传 | 大小：3695616 | 下载：0

[VHDL编程] norflash

说明：程序和数据可存放在同一芯片上，拥有独立的数据总线和地址总线，能快速随机读取-Programs and data can be stored on the same chip, an independent data bus and address bus, fast random read
<刘颖> 在 2024-10-13 上传 | 大小：3696640 | 下载：0

[VHDL编程] lab1

说明：Xilinx官方提供的六个 EDk实验中实验一的工程文件。-The official Xilinx provides six EDk experimental a project file.
<madong> 在 2024-10-13 上传 | 大小：3695616 | 下载：0

[VHDL编程] KCPSM6_Release5_30Sept12(Virtex6)

说明：XIlinx Virtex-6 （Spartan6及7系列）的PicoBlaze的源代码（官网转载），与用于Virtex2、Spartan3的不一样！-Xilinx Virtex-6 (Spartan6-and 7 series), the PicoBlaze the source code (the official website reproduced) with for Virtex2, the Spartan3' s no
<wangnant> 在 2024-10-13 上传 | 大小：3692544 | 下载：0

[VHDL编程] The-VHDL-various-basic-code

说明：VHDL的各种基本代码 包括4选1,8选1多路选择器，8位全加器，加1减1计数器，序列检测器，异步清零16位加减可控计数器，数码管扫描程序，双2选1，状态机等基本程序！-VHDL basic code including 4 election 1,8 to 1 multiplexer selector, 8-bit full adder, plus 1 minus 1 counter sequence detector, async
<ai> 在 2024-10-13 上传 | 大小：3696640 | 下载：0

[VHDL编程] ao486-master

说明：这是一个开源的486SX IP CORE对X86硬件感兴趣的可以参考一下，已经仿真通过了-is a op source 486 processor ip core ,study x86 cpu be refence is
<日向雏田> 在 2024-10-13 上传 | 大小：3692544 | 下载：0

[VHDL编程] or1200.tar

说明：OpenRISC 1200 cpu with integrated patches to support ORPSOC and FuseSOC builders
<corgano> 在 2024-10-13 上传 | 大小：3694592 | 下载：0

[VHDL编程] RR_SCH(Executable)

说明：FPGA VERILOG调度器一般包括SP、RR、WRR、WFQ等，RR调度指的是轮询调度，此种调度不带权重概念，均匀轮询进行调度。-FPGA VERILOG The scheduler typically include SP, RR, WRR, WFQ, etc., RR refers to the round robin scheduling, dispatching without the weight of such conc
<网窝囊> 在 2024-10-13 上传 | 大小：3693568 | 下载：0

[VHDL编程] class11_uart_tx

说明：主要是使用Verilog代码编程的串口发送程序-Mainly use Verilog code programming serial port to send the program
<李改有> 在 2024-10-13 上传 | 大小：3695616 | 下载：0