[VHDL编程] FIR_filters_Xilinx

说明：FIR filter design method using Xilinx FPGA platform.
<neorome> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] 8psk

说明：利用DDS原理设计8psk的原代码，已通过调试-8psk principle design using DDS source code, which has passed the commissioning
<luyuan> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] ram_latest

说明：VHDL实现CISC模型微处理器设计（含有rom和ram）本程序实现的是输入10个数，输出最小负数-VHDL model to achieve CISC microprocessor design (with rom and ram) to achieve this procedure is the number of input 10 and output the smallest negative
<叶才三> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] FPGAwave

说明：这是一个函数发生器的程序，能够实现100k-10M的三角波，方波，正弦波。-This is a function generator program, to achieve 100k-10M triangle wave, square wave, sine wave.
<Robert> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] ARM32Barrelshifter

说明：VHDL ARM 32位桶形移位器的设计-VHDL ARM 32-bit barrel shifter design
<逆天之刃> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] ethmac

说明：以太网的verilog代码，来自opencores网站。-Ethernet verilog code from opencores site.
<lvlv> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] fpga_diy

说明：本文总结了，利用FPGA开发的比赛作品，供初学者学习使用。-This paper summarizes the, the use of the game development FPGA works, for beginners learn to use.
<张凯> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] DE2_SD_Card_Audio

说明：基于altera的DE2开发板的SD卡中读取音频信号成功范例-Successful example of the audio signal based on the altera DE2 board SD card
<余国良> 在 2025-05-01 上传 | 大小：1.72mb | 下载：1

[VHDL编程] ss868_FallingSandGame_restored

说明：硬件代码,用于FPGA开发平台上视频处理，产生优美的视频图像-EDA ,verilog HDL
<pengkang> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] simple_clock

说明：基于ｆｐｇａ的简单时钟，可以作为本科课程设计的内容，用ｖｅｒｉｌｏｇ编写的-Fpga-based simple clock, as the content of the undergraduate curriculum design with verilog prepared
<> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] pingpong

说明：使用Verilog HDL 实现了一个桌球游戏，并在DE2开发板上验证通过。-Use Verilog HDL to achieve a table tennis game, and through the verification on the DE2 development board.
<杨震> 在 2025-05-01 上传 | 大小：1.72mb | 下载：0

[VHDL编程] CNN

说明：THU微纳电子系ic设计课程大作业，使用verilog实现CNN加速器，含一层卷积和池化，仿真通过。(a CNN accelerator written in VerilogHDL, including one conv layer and one pooling layer, simulation passed)
<gothic22> 在 2025-05-01 上传 | 大小：1.72mb | 下载：1