[VHDL编程] Verilog

说明：Verilog经典教程，供各位学习哈。很经典的哈。-Classic Verilog tutorials for you to learn Kazakh.
<thinkfuture> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] veriloghdl

说明：学习VERILOG的一些资料，包含理论和一些实例，很有用的-VERILOG learn some of the information, including the theory and some examples, very useful
<sunruili> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] Verilog

说明：夏宇闻-Verilog经典教程，对想要学习Verilog的人提供帮助-Xia Wen-Verilog Classic Guide for those who want to learn Verilog help
<hao> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] veriloghdl

说明：verilog语言书籍 夏宇闻的 十分经典 pdf 清晰版-verilog language books pdf Yu Xia Wen a very clear version of the classic
<Sjn> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] Verilog

说明：VERILOG语言的学习，更好的运用CPLD，FPGA-VERILOG language learning, better use of CPLD, FPGA
<陈啸天> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] Verilog

说明：初学FPGA的人学习很有用，学习Verilog的基础。-Beginners to learn the FPGA is useful, the basis for learning Verilog.
<weiliu> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] verilog

说明：Verilog初学者例程:1位全加器行为级设计、1位全加器门级设计、4位超前进位加法器、8位bcd十进制加法器、8位逐次进位加法器、16位超前进位加法器、16位级联加法器、多路四选一门级设计、七段译码器门级设计-Verilog routines for beginners: a behavioral-level design full adder, a full adder gate-level design, 4-ahead adde
<城管111> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] Verilog

说明：夏宇闻-Verilog经典教程，学习Verilog入门必看-Xia Yu Wen-Verilog classic guide to learn Verilog entry must see
<> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] Debussy-learning

说明：Debussy仿真软件使用方法及配套的实例代码。很详细的介绍了Debussy软件的使用方法，结合Modelsim来使用-Debussy simulation software use and supporting examples of code. Very detailed descr iption of the use of Debussy software, combined with Modelsim to use
<wyzg> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] hdl-master

说明：AD9361的ip核，已经调试通过，在vivado上可以运行通。AD9361是一个双通道的便捷收发器，通常用于3G/4G基站。-AD9361' s ip nuclear, debugging has been passed on vivado can run through. AD9361 is a dual-channel transceiver convenient, usually used in 3G/4G base st
<liufei> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] time

说明：利用quatars,vhdl实现有倒计时功能计时器，设计定时器功能有正向计时和倒向计时，可暂停计数，继续计数。当倒向计时计数为0时会报警（时间为1分钟）在报警期间可以认为关闭-Using quataus, VHDL realization which has the function of the countdown counter, timer design features are timing and backward timin
<bella> 在 2025-01-24 上传 | 大小：1.26mb | 下载：0

[VHDL编程] 夏宇闻-Verilog经典教程

说明：verilog经典教程，对于新手有很大的帮助(Verilog classic tutorials, a great help for beginners)
<diangun > 在 2025-01-24 上传 | 大小：1.26mb | 下载：0