[VHDL编程] 1

说明：it is the file containing verilog code
<dushyasana> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] reg_shift

说明：在quartus2中实现寄存器移位操作并仿真通过-Shift register is implemented in quartus2 operation and simulation by
<邓忠飞> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] DE2_70_TV_PIP

说明：DE2的代码，主要涉及画中画的处理，用了独特的处理方式，值得借鉴。-The DE2 code, mainly related to the processing of the picture in picture, with a unique approach, it is worth learning from.
<庄辉> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] FHT_example

说明：面积和速度的互换是FPGA/CPLD设计的一个重要思想。乒乓操作、串并转换-The balance between area and speed is a important idea in the design of FPGA/CPLD. Ping-pong operation、the conversion between series and parellel
<杨少> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] dpll1600e

说明：数字锁相环的设计，包括鉴相器，环路滤波器，spi口输出，分频器的源代码-Digital phase-locked loop design source code, including the phase detector, loop filter, spi port output divider
<zhujianhua> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] lab4

说明：算机组成实验作业4，fpga开发板，verilog语言编写-Composition of experimental computer operating 4, fpga development board, verilog language
<周杰> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] spi_iic

说明：spi_iic的接口代码，利用lattice的FPGA验证过，很经典的收藏电路-spi_iic interface code, the use of lattice FPGA verification, the classic collection of circuit
<冷先生> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] fifo_ip

说明：本程序是利用ise平台提供的IP核设计出的fifo，通过过上机运行检测。-This procedure is to use ise platform provides IP core design a fifo, passed through the machine running the test.
<pxm> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] 8B_10BENCODER

说明：基于8B10B的编解码模块的设计，使用verilog HDL语言，具有实用价值。-8B10B encoder
<DR.Y> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] LED_seg7

说明：基于DE2-70开发板的八个按键7段数码管的检测程序，可控制数码管刷新显示0-f等十六个字符-Based on the DE2-70 development board eight buttons seven segment digital tube detection procedures, can be controlled digital refresh pipe 0 f 16 characters
<吉泽> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] shizhong

说明：这是用VHDL编写的数字逻辑时钟电路，实现计时和由23:59到00:00转换的功能，已经在FPGA中测试通过！-This is written in VHDL digital logic circuit。It can realize the function of timing and by 23:59 to 00:00 conversion, has been in the FPGA test through!
<李佳倩> 在 2025-02-27 上传 | 大小：362kb | 下载：0

[VHDL编程] chenjingtwo

说明：全加器LED点亮的原理是，根据LED硬件电路接法给相应的端口高电平或者低电平即可点亮。(LED light principle is, according to the LED hardware circuit connection to the corresponding port, high or low level can light.)
<可编程逻辑 > 在 2025-02-27 上传 | 大小：362kb | 下载：0