[VHDL编程] lroberts_Project_Final_Report

说明：verilog code of my final project that is slot machine game.
<zeshan> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] State-machine

说明：实现了一个简单状态机的转换功能，用Verilog语言。-State machine implements a simple conversion function, with the Verilog language.
<赵振> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] ad5510

说明：ad5510的采用控制器 经本人测试 功能正常 -ad5510' s use of the controller
<shawn43> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] crc7_4

说明：使用Verilog HDL语言按标准编写的CRC（7,4）循环码，对学习编码有很好的指导作用！-Verilog HDL CRC(7,4) coding
<caizhixiang> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] Appendix10

说明：视频跟踪，VERILOG 语言实现，可以实现跟踪某个运动对象-videio tracting verilog FOR fpga。
<nonghero> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] aw60-LCD_C

说明：此为aw60单片机 实现lcd显示功能的一段代码 适合初学者使用-This is the aw60 MCU lcd display function a piece of code for beginners
<黄明> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] CXT

说明：通过调用半加器模块，实现全加器设计，含测试代码，通过验证-By calling the module of the half adder full adder design, with test code, by verifying
<ct> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] first

说明：3-8译码器：输入变量为三个A,B,C，输出变量有8个，即Y0~Y7。 G1,G2A,G2B为选通输入，仅当G1=1, G2A=0, G2B=0时，译码器能够正确输出，否则，译码器输出无效，Y0~Y7均为高电平“11111111”。 -The 3-8 decoder: input variables for the three A, B, C, the output variables are eight, i.e. the Y
<shuang> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] avr_core_latest.tar

说明：avr cpu verilog 源码实现，欢迎下载使用-avr cpu verilog source implementations are welcome to download
<dodoo123> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] nocem

说明：基于VHDL硬件描述语言，实现了一款硬件片上网络模拟器，对网络接口桥的实现也有所介绍。-NoCem is an integrated emulation environment for Network on a Chip research. Network on Chips are used for processing elements on a single die to communate over a packet swit
<云海> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] PWM1khz

说明：PWM 1khz, This code allows select duty cycle using FPGA Switches.
<dokuro> 在 2025-04-08 上传 | 大小：189kb | 下载：0

[VHDL编程] SEG_BUS

说明：this code show to use Altium to coding 7 Segment BUS on FPGA-CPLD -this code show how to use Altium to coding 7 Segment BUS on FPGA-CPLD
<fazel> 在 2025-04-08 上传 | 大小：189kb | 下载：0