资源列表
[VHDL编程] 44317447-Vhdl-Sim-Syn
说明:This document is meant to be an introduction to VHDL both as a simulation language and an input language for automatic logic synthesis. It is based on material originally prepared for the ASIC Design Laboratory taugh<phitoan> 在 2025-04-24 上传 | 大小:107kb | 下载:0
[VHDL编程] DDS_fpga_fpga
说明:基于fpga的dds实现,已经调试过,特别好用-Fpga implementation based on the dds have been debugged, especially useful<wangmingwei> 在 2025-04-24 上传 | 大小:107kb | 下载:0
[VHDL编程] JK_chufaqi
说明:JK触发器 JK触发器是数字电路触发器中的一种电路单元。JK触发器具有置0、置1、保持和翻转功能,在各类集成触发器中,JK触发器的功能最为齐全。-JK flip-flop<张同宇> 在 2025-04-24 上传 | 大小:107kb | 下载:0
[VHDL编程] seqbet
说明:10011序列检测器,verilog语言编写的检测器-10011 sequence detector<gaochunjia> 在 2025-04-24 上传 | 大小:107kb | 下载:0
[VHDL编程] cd_player_vhdl
说明:全套日本CD Player的FPGA设计制作源码(用VHDL编写)。在ise上运行。-Japanese CD Player complete set of FPGA design source (using VHDL). Ise on the run.<momowang> 在 2025-04-24 上传 | 大小:107kb | 下载:0
[VHDL编程] FSM_Mealy
说明:Mealy型有限状态机设计,设计软件quartus,有详细注释-Mealy type finite state machine design, design software, quartus, with detailed notes<wangchenlin2000> 在 2025-04-24 上传 | 大小:107kb | 下载:0
[VHDL编程] MSequenceGenerator
说明:5位的M序列发生器,verilog代码实现。5次本原多项式采用f(x)=x^5+x^2+1-5 of the M-sequence generator, verilog code. 5 using a primitive polynomial f (x) = x ^ 5+ x ^ 2+1<陈振睿> 在 2025-04-24 上传 | 大小:107kb | 下载:0
[VHDL编程] ModelSim-tutorial
说明:Good ModelSim Tutorial for simulating FPGA projects<flame> 在 2025-04-24 上传 | 大小:107kb | 下载:0