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[VHDL编程] SPI_verilogHDL
说明:本原码是基于Verilog HDL语言编写的,实现了SPI接口设计,可以应用于FPGA,实现SPI协议的接口设计.在MAXII编译成功,用Modelsim SE 6仿真成功.-primitive code is based on Verilog HDL language, and achieving the SPI interface design, FPGA can be used to achieve agreement SPI i<jevidyang> 在 2025-02-02 上传 | 大小:1kb | 下载:0
[VHDL编程] simple_fifo
说明:verilog HDL原码 一种简单的同步FIFO原码,可以被综合-verilog HDL original code a simple synchronous FIFO original code, which can be integrated<zxz> 在 2025-02-02 上传 | 大小:1kb | 下载:0
[VHDL编程] lxh_xulijianceqi
说明:这是1个序列检测器,可以重复检测序列,在通信方面用的较多-This is a sequence detector, can detect repeat sequence, in communications with the more<李湘宏> 在 2025-02-02 上传 | 大小:1kb | 下载:0
[VHDL编程] add_16_pipe
说明:16位加法器的流水线计算,verilog代码,用于FPGA平台。-16 pipelined adder, verilog code for the FPGA platform.<qjyong> 在 2025-02-02 上传 | 大小:1kb | 下载:0