[VHDL编程] fpga_led_clock

说明：最近用verilog编写的数字时钟显示代码，已在FPGA开发板上跑过。-Recently prepared with digital clock display verilog code ran in FPGA development board.
<陈洁> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] clk_divide5

说明：五分频电路verilog源码，包含测试文件-Five-frequency circuit verilog source code, including test file
<楚寒> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] softdrink

说明：自动售货机verilog源码,含找零功能，通过Modlesim,leonardo仿真，综合-Vending machine verilog source
<楚寒> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] guo

说明：是一个数字钟的verilog hdl 编程 -Is a digital clock verilog hdl programming
<章顺利> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] TLC5510

说明：采用超高速AD存储示波器程序设计。器件是采用TLC5510。用FPGA来控制实现。-The ultra high speed AD storage oscilloscope programming. Device is used TLC5510. Using FPGA to control the implementation.
<刘大仔> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] pr_hmm

说明：~veterbi算法-~ Veterbi algorithm ~HMM~~~~~~~~~~
<wjlsomeone> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] jiaotongdeng

说明：以FPGA为开发平台的交通信号系统，带有倒计时和蜂鸣器功能。-To FPGA development platform for the traffic signal system, with a countdown and the buzzer function.
<AJ> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] add

说明：自己用verilog写的加法器，时序仿真已经通过-Their own written with verilog adder, timing simulation has been adopted
<莫少宁> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] clk_divider

说明：Simple Clk Divider for FPGA design in Verilog -Simple Clk Divider for FPGA design in Verilog
<h_j_tel> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] viterbi

说明：对于语音信号的Viterbi算法的简单仿真实现 在QuartusII下-Viterbi algorithm for speech signals simple simulation to achieve in the next QuartusII
<房先生> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] Soda_Machine

说明：drink machine finite state machine
<zhaowf> 在 2024-11-16 上传 | 大小：1kb | 下载：0

[VHDL编程] fifo.v

说明：This the source code for FIFO -This is the source code for FIFO
<Vishal katba> 在 2024-11-16 上传 | 大小：1kb | 下载：0