[VHDL编程] SingleCycleCPU.zip

说明：A complete single cycle cpu written in verilog. (Including test modules),A complete single cycle cpu written in verilog. (Including test modules)
<Aria> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] UART

说明：本人觉得还不错的vhdl写的UART程序，验证过。-I feel pretty good vhdl write UART program verified.
<wangjianyuan> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] uart-TO-SPI-FLASH-20130226

说明：代码实现了电脑向uart 发送四个字节（命令1字节 地址3字节）然后 对M25Pxx系列的芯片进行任意地址的读写， 目前只实现单字节默认数据的读写！有需要的可以 修改-uart to spi control the M25PXX IC
<黄晓> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] synthesis

说明：Verilog code and some basic examples.
<Raghav405> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] IR

说明：ir接收并显示，代码详细描述了整个解码过程及如何实现-ir receive and display
<孙兵> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] Verilog-UART

说明：功能：UART串口通讯实信实验 描述：本程序共四个模块 模块1：接收数据的波特率发生模块，接收模块在接收到下降沿时，通过标志位启 动该模块的波特率计数器，并在计数中返回一个采样标志位给接受模块， 通知接收模块采样； ---------------------------------------------------------------------- 模块2：数据接收模块，该模块一旦监测到数据输
<mrmu> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] graph

说明：max+plus2 入门的模为12的计数器，测试过已经通过。-verilogHDL 12_counter
<renwengang> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] SPI-Verilog-123

说明：spi slave code s pi slave code spi slave code -spi slave code spi slave code spi slave code spi slave code
<何莉> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] booth

说明：比较好的带符号数乘法的方法是布斯(Booth)算法。它采用相加和相减的操作计算补码数据的乘积。Booth算法对乘数从低位开始判断，根据两个数据位的情况决定进行加法、减法还是仅仅移位操作。-Signed multiplication better approach is to Booth (Booth) algorithms. It uses the operation of addition and subtraction calcul
<wangjun> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] PAL_TV_VGA

说明：基于fpga de2平台pal制式tv实现-Pal standard platform based on fpga de2 tv realization
<jy> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] 3-8-decoder

说明：三八译码器,用Verilog HDL语言描述，包含文件说明以及波形截图-3-8 decoder using Verilog HDL language descr iption, including documentation and waveform capture
<孙璐> 在 2025-02-27 上传 | 大小：16kb | 下载：0

[VHDL编程] source

说明： 2. /qdr2/source/qdr2_io.v > Top level file includes declarations of HSTL1 and LVTTL I/O standards /qdr2/source/qdr2.v > Main module of the QDR memory controller /qdr2/source/pipeline.v > Pipeline modul
<liuxuemin> 在 2025-02-27 上传 | 大小：16kb | 下载：0