[VHDL编程] RTL

说明：HMI产品上使用的将黑白屏提升分辨率变为彩色屏的verilog RTL code-verilog RTL code for convert Black/White HMI to high resolution color
<huanqing> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] my_clock01

说明：用VHDL语言实现电子钟功能，用不同模块按时分秒显示-To achieve the electronic clock function with VHDL language
<赵海兵> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] Uart

说明：FPGA verilog UART串口通信,可通过RS232串口与串口助手通信。-FPGA verilog UART communication, it could connect with UART assistor with RS232 port.
<john> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] xiangduidingxiang

说明：相对形象的程序，解决摄影测量的计算问题，很方便的程序-Relative to the image of the program, to solve computational problems photogrammetry
<孙晓刚> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] deinterleaver_new

说明：fpga implementation of wimax deinterleaver address generator using vhdl cod
<karthick> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] 113813_CONTADOR_TIEMPO_REAL_1

说明：vhdl xillin timer source code of an timer based on a Spartan 3E
<manuto> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] src

说明：verilog 通过串口控制VGA显示黑白机彩色棋盘 开发板是Xilinz RQ208-Color display in black and white machine control board through the serial port VGA Development Boards
<任意> 在 2025-02-14 上传 | 大小：8kb | 下载：1

[VHDL编程] spi_verilog

说明：在SPI操作中，最重要的两项设置就是时钟极性（CPOL或UCCKPL）和时钟相位（CPHA或UCCKPH）。时钟极性设置时钟空闲时的电平，时钟相位设置读取数据和发送数据的时钟沿。 主机和从机的发送数据是同时完成的，两者的接收数据也是同时完成的。所以为了保证主从机正确通信，应使得它们的SPI具有相同的时钟极性和时钟相位。 -In more details: 1. The master pulls SSEL down to
<michael> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] PPE

说明：开方，求倒数，开方的倒数三种快速运算。采用流水线结构，latency为23周期。-this unit can realize three functions,that is sqart,reciprocal and reciprocal of sqart. adopt fast algorithm and pipeline architecture. the latency is 23 clock cycles.
<lxwang007> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] FPGAcode

说明：函数，任务，有限状态机，状态机接口设计，SRAM设计FIFO的代码实现-Functions, tasks, finite state machine, the state machine interface design, SRAM FIFO design code implements
<wxy> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] PS2_VHDL

说明：PS2 controller for VHDL on Spartan dev board
<SilentB> 在 2025-02-14 上传 | 大小：8kb | 下载：0

[VHDL编程] clamped_beam_in_VHDL-AMS-master

说明：System Level Model of MEMS Clamped-Clamped Beam in VHDL-AMS generated by ANSYS ROM Tool
<小海豚> 在 2025-02-14 上传 | 大小：8kb | 下载：0