[VHDL编程] hanbaosram

说明：德国汉堡大学的SRAM测试代码,使用VHDL编写,供大家参考-University of Hamburg, Germany, SRAM test code, the use of VHDL, for your reference
<汪涌> 在 2024-12-25 上传 | 大小：6kb | 下载：0

[VHDL编程] ramrw

说明：一个用外部ＭＣＵ通过ＦＰＧＡ来访问外部ＲＡＭ的文件-an external MCU used by FPGA to access external RAM documents
<汪涌> 在 2024-12-25 上传 | 大小：2kb | 下载：0

[VHDL编程] compbijiaoqi

说明：一个比较器的实现方法，方法比较简单，作为大家设计时的参考-a comparison of the method is relatively simple method, as we design reference
<汪涌> 在 2024-12-25 上传 | 大小：120kb | 下载：0

[VHDL编程] fir_filter

说明：常系数的FIR滤波器VHDL设计文件，在MUX+plusII调试通过-regular FIR filter coefficients of VHDL design documents, the debugging through MUX plusII
<li> 在 2024-12-25 上传 | 大小：3kb | 下载：0

[VHDL编程] Viterbidecoder

说明：维特比解码器低功耗设计verilog编码完整的程序可直接用-Viterbi decoder low power design Verilog coding complete procedures can be used directly
<杨艺> 在 2024-12-25 上传 | 大小：377kb | 下载：0

[VHDL编程] sl.v

说明：
<李萧> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] PLDESIGNQA91

说明：这是硬件逻辑设计的一份参考资料，总结了目前主流FPGA供应商设计的注意事项。-This is a hardware logic design of a reference, summed up the current mainstream FPGA vendor design for attention.
<> 在 2024-12-25 上传 | 大小：41kb | 下载：0

[VHDL编程] ping_pang

说明：这是用AHDL语言编写的一个PCI采集系统的逻辑源码，其中的乒乓设计思路新颖，有兴趣的朋友可以参考一下！编译环境为maxplus2-This is AHDL prepared a PCI Acquisition System logical source, the Table Tennis novel design concept, interested friends can take a look! Build environmen
<> 在 2024-12-25 上传 | 大小：427kb | 下载：0

[VHDL编程] ddfs

说明：我自己用vhdl实现编的dds，能实现正弦波，方波，三角波。-my own use VHDL to achieve series dds, able sine, square, triangle wave.
<黎明> 在 2024-12-25 上传 | 大小：85kb | 下载：0

[VHDL编程] Arbiter

说明：Arbiter.v verilog实现 三路请求，使用循环策略的仲裁器 含有看门狗电路-Arbiter.v Verilog achieve three road request, the use of recycled strategy for containing the arbitration watchdog circuit
<夏虫> 在 2024-12-25 上传 | 大小：2kb | 下载：0

[VHDL编程] ccccc

说明：串口通讯的例子 串口通讯的例子-examples of serial communications example s of serial communications serial communications examples examples of serial communications
<dyq> 在 2024-12-25 上传 | 大小：1kb | 下载：0

[VHDL编程] Comparators_16B

说明：verilog 实现 优化的16位比较器 可以输出大于，小于，等于。模块化设计，可扩展为32位-Verilog achieve optimization of 16 compared with the output can be greater than, less than, equal to. Modular design, which can be expanded to 32
<夏虫> 在 2024-12-25 上传 | 大小：21kb | 下载：0